Sigrity Application Notes

Example 1 : Power and ground voltage fluctuation caused by current in a via passing

through two metal planes ......................................................................1

Example 2 : Power/ground noise and coupling in an integrated-circuit package..........2

Example 3 : Coupling between vias ..............................................................................4

Example 4 : Extraction of S parameters .......................................................................6

Example 5 : Characterization of power and ground distribution system of chip carrier

and printed circuit board .......................................................................8

Example 6 : Radiation from packages ..........................................................................9

Example 7 : Effects of vias on simultaneous switching noise and capacitors

placed near vias .................................................................................. 11

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Example 1 : Power and ground voltage fluctuation caused by current in a via passing

through two metal planes

(File : App 1.spd)

이 예는 4개의 금속층과 2개의 간단한 회로로 구성되었다. Figure 1.1과 같이, 패키지는

위에 신호층, 하나의 전력층, 하나의 그라운드층, 아래에 신호층으로 구성되었다. 트레이스

는 2개인데, trace-a는 위 신호층에, trace-b는 아래 신호층에 있다. 두 개의 트레이스는

via2에 각각 연결되어 있다. 저항이 있는 전류원은 trace-a와 via1에 연결되어 있고, via1

은 위 신호층과 전력 평면사이에 있다. 종단 저항 Rterm은 trace-b와 via3에 연결되어 있

고, via3은 아래 신호층과 그라운드 평면을 연결한다.

전류원의 파형은 100ps 저-고 전이, 300ps 듀레이션, 100ps 고-저 전이, 50mA의 진폭을

갖는 펄스이다. SPEED2000은 다음을 보여줄 것이다.

• 드라이빙 종단(V1)과 리시버 종단(V2)에서 과도 전압.

• 패키지 중심(V3)에서 전력/그라운드 평면간의 과도 전압(2D 곡선(시간변이) 창에서).

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• 전류원(C1)과 trace-a에 흐르는(C2) 과도 전류.

• 전력 평면과 그라운드 평면 사이의 동적 공간 전압 분포.

이 예는 두개의 금속판을 통과하는 비아에 흐르는 전류에 의해 전력과 그라운드 전압 요동

이 어떻게 발생하는가와, 금속 평면간의 노이즈가 어떻게 전파되고 금속 평면 가장자리에

서 반사되는지를 보여준다.

Example 2 : Power/ground noise and coupling in an integrated-circuit package

(File : App 2.spd)

이 예는 Figure 2.1과 같이 6개 금속층의 칩 캐리어이다. Signal1과 Signal2는 두개의 신

호 분포층이다. Plane1과 Plane3 는 그라운드 평면이고, Plane2는 전력 평면, Signal3는 핀

층이다. Signal1과 Signal2층에 있는 시그널 트레이스는 Figure 2.2, 2.3에 나와 있다.

Figure 2.4는 Figure 2.3의 왼쪽 상단 부분을 확대한 것이다. Figure 2.4와 같이, 드라이버

회로는 57Ohm 저항을 직렬로 가진 전압원으로, 트레이스의 한쪽 끝과 그라운드 비아에

연결되어 있다. 전압원의 파형은 100ps 의 상승시간, 100ps의 듀레이션, 100ps의 하강시간,

진폭이 5V인 싸인-사각파이다. 트레이스의 다른쪽 끝은 57Ohm 저항으로 연결된다. 액티

브 트레이스 왼쪽에 있는 두개의 시그널 트레이스는 각각 57Ohm 저항에 연결된다.

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시뮬레이션이 시작되면, 다음을 볼 수 있다.

• 3D 표면 도시창에서, Plane2와 Plane3간의 전압 요동이 어떻게 전압원의 위치에서 시

작하여 전체 평면으로 퍼져나가는가.

• 전력과 그라운드 노이즈가 어떻게 Plane1과 Plane2 층으로 들어가는가.

• 액티브 트레이스의 가까운 끝점(V1)과 먼 끝점(V5)의 전압 파형.

• 액티브 라인에 인접한 line1의 가까운 끝점(V3)과 먼 끝점(V6)의 전압 파형.

• line2의 가까운 끝점(V4)과 먼 끝점(V7)의 전압 파형

Example 3 : Coupling between vias

(File : App 3.spd)

이 예는 신호망(signal nets)과 비아간 커플링을 보여준다. Figure 3.1은 네 개의 층으로 구

성된 예이다. 위의 신호층, 두개의 금속평면, 아래의 신호층. 모두 7개의 평행 신호망이 있

다. 각 신호망은 비아를 통해 위의 신호층에서 아래 신호층까지 이어진다. 하나의 액티브

라인, line 4,이 7개 라인 가운데에 있고, 다른 6개의 라인이 정지(quiet) 라인이다.

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이 구조를 위에서 보면 Figure 3.2와 같다.

공급원은 액티브 라인 오른쪽에 연결된다. Line 4의 비아를 통해 전류가 흐름에 따라, 두개

의 금속판 사이의 전압 요동이 발생하고 액티브 비아로부터 전파되어 나간다. 두 금속판

사이의 전압이 다른 시그널 비아에 이르면, 노이즈 전압이 정지 라인에 유도되고 라인의

다른 쪽 끝으로 전파된다.

이 파일(App 3.spd)에서 결정된 실제 크기에 의해, 평행한 트레이스간 커플링은 무시되었

다. 정지 라인에 탄 노이즈는 주로 비아를 통해 전달된 것이다.

SPEED2000 시뮬레이션을 통해, 다음을 볼 수 있다.

• 두 금속판 사이의 전압이 액티브 비아 위치에서 어떻게 발생하고 평면 전체에 어떻게

전파되는가.

• 7개 라인의 양끝(V1에서 V14)에서의 과도 전압.

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Example 4 : Extraction of S parameters

(File : App 4.spd)

이 예에는 SPEED2000을 사용하여 과도 시뮬레이션 결과에서 S parameter를 축출하는

법이 나와 있다.

Figure 4.1은 위의 신호층, 두개의 금속평면, 아래의 신호층으로 구성된 적층 구조이다. 우

리는 Figure 4.1에 표기된 세개 Port의 S parameter를 찾고자 한다.

세개 Port S parameter를 찾기 위해 세개의 과도 시뮬레이션이 필요하다. 모든 Port의 기

준 임피던스는 50옴이라고 가정한다. ( )3,2,11 =jS j 을 찾기 위해, Port 1은 50옴 저항을

직렬로 달아 전압원에 연결시킨다. Port 2, Port 3에는 50옴 저항을 연결한다. 전압원의 파

형은 너비 700ps, 직류에서 3GHz까지의 스펙트럼을 가지는 가우시안 펄스이다.

SPEED2000으로 과도 시뮬레이션을 실행시키면, 다음과 같은 과도 전압이 기록된다.

V1 : Port 1을 지나는 전압,

V2 : Port 2을 지나는 전압,

V3 : Port 3을 지나는 전압,

V4 : 전압원의 전압.

위의 전압을 푸리에 변환하며, ( )3,2,11 =jS j 는 다음과 같다.

( ) ( )( ) 2/4

2/4111 fV

fVfVS

−

( )( ) 2/42

21 fVfV

S

( )( ) 2/43

31 fVfV

S

위의 과정에 의해 얻은 S parameter, ( )3,2,11 =jS j 가 Figure 4.2에 나타나 있다. 다른

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S parameter값은 위와 동일한 방법으로 찾을 수 있다.

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Example 5 : Characterization of power and ground distribution system of chip carrier

and printed circuit board

(File: App 5.spd)

이 예는 8층 칩캐리어와 6층 PCB에 대한 것이다. Figure 5.1은 3차원 구조이다. Figure

5.2는 PCB를 위에서 본 것으로, 지역-배열과 주변 칩캐리어에 대한 풋프린트를 확인할 수

있다.

이 예에서, 우리는 IC 칩캐리어의 최상층에서 보여지는 전력/그라운드 분산 시스템의 입력

임피던스를 얻고자 한다. 가우시안 펄스 파형이 특성을 알기위해 공급원으로 사용된다. 소

스의 한쪽 끝은 IC 칩캐리어 최상층의 모든 그라운드 노드에 연결되어 있고, 다른 한쪽 끝

은 모든 전력 노드에 연결되어 있다.

SPEED2000 시뮬레이션시, 여기 회로를 지나는 과도 전압(V1)과 패키지내에 흐르는 전류

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(C1)이 기록된다. 과도 시뮬레이션이 끝난 후, V1과 C1은 주파수 영역으로 변환되고, 입력

임피던스는 V1(f)/C1(f)로 계산되며, 이는 Figure 5.3에 나와 있다. Figure 5.3의 곡선에서

공진이 있음을 볼 수 있다. 이 예에서 기판에 어떤 디커플링 커패시터도 없음에 유의하라.

전력/그라운드 분산 설계를 하는데 있어서 한가지 일은 특정 주파수 영역을 넘는 전력/그

라운드 시스템의 입력 임피던스를 최소로 만드는 일이다.

Example 6 : Radiation from packages

(File : App 6.spd)

이 예는 SPEED2000을 사용하여 PCB에서 방출되는 전자기파를 계산하는 법을 보여준다.

Figure 6.1은 기판의 3차원 구성이다. Figure 6.1과 같이, 하나의 전원이 드라이버에서 신

호망으로 연결되었고, 다른 전원이 전력/그라운드 평면에 연결되어 있다. SPEED2000은

마이크로스트립, 숨겨진(Buried) 마이크로스트립 라인, 금속판의 가장자리에서의 복사를 계

산하는데 사용될 수 있다.

Figure 6.2는 FCC 규정과 비교한 마이크로스트립과 숨겨진 마이크로스트립 라인 복사를

나타낸다. Figure 6.3은 금속판 가장자리의 복사 형태를 보여준다.

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Example 7 : Effects of vias on simultaneous switching noise and capacitors

placed near vias

(File : App 7.spd)

이 예는 동시에 스위칭되는 많은 수의 버스에서 비아의 효과와 비아 주변에 위치한 커패시

터의 효과를 보여준다.

1. Physical Configurations

4층 PCB를 고려해보자. 기판 적층은 Figure 7.1과 같다. 기판의 수평 치수는 8인치×6인치

이다. 아래 평면(Plane01)은 금속 통판이고, 위 평면(Plane02)는 Figure 7.2와 같이 두개

의 슬롯을 갖는 금속판이다. 모든 비아의 지름은 7mils이다. 모든 트레이스는 너비 17mils,

두께 1.4mils이다. 인접 트레이스의 중선간의 거리는 50mils이다.

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이 예에는 세 개의 신호 그룹이 있는데, 각 그룹은 17개의 망을 갖는다. 17개 망중에서 첫

번째 그룹은 모두 최상층에 있다. 두번째 그룹은 최상층의 왼쪽끝에서 시작하여, 비아를

통해 아래 신호층으로 이어지며, 비아를 통해 다시 위 신호층으로 돌아온다. 트레이스 레

이아웃의 단면은 Figure 7.3에서 보여진 것과 같다. 세번째 그룹은 두번째 그룹과 같은 방

식으로 이동한다. 또한, 17개 비아 각 열에 대해 36개 커패시터와 72개 디커플링 커패시터

가 있다. Figure 7.4는 비아 열 주위에 위치한 커패시터를 위해서 본 것이다. Figure 7.5에

는 기판의 위/아래 신호층에 있는 커패시터들이 나와 있다.

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2. Circuit Configuration

인접 트레이스가 없는 각각의 트레이스는 27.8옴의 특성 임피던스를 갖는다. 전송선로의

손실을 고려하면, 특성 임피던스는 28옴 보다 조금 클 것이다. 모든 망의 왼쪽 끝은 28옴

저항을 직렬로 물려 전압원에 연결되어 있다. 오른쪽 끝은 28옴 저항과 연결된다. 사용된

커패시터는 모델 0603이다. 커패시터의 회로 모델은 C=47nF, ESL=0.9nH, ESR=844mΩ

이다.

전압원의 파형은 Figure 7.6과 같고, 이것은 상승/하강 시간이 300ps 인 개개 선형 펄스의

베셀 필터 출력이다. 전압원의 진폭은 2V이다. 모든 망은 동일한 극의 소스에 의해 동시에

구동된다.

3. Computation Parameters

320×240 메쉬가 SPEED2000 시뮬레이션에서 사용된다. 각 메쉬는 25mil×25mil이다. 전

체 시뮬레이션 시간은 10ns이다.

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4. Simulation Results

4.1 Results of the first group of nets

17망의 첫번째는 시뮬레이션에서 17개의 커플드 전송선로로 고려된다. 첫째, 8째, 9째 망

의 소스단에서 전압파형은 Figure 7.7에 나타나 있다. 8째와 9째 망의 파형은 거의 동일하

며, 첫째만 다른 것과 조금 다름을 알 수 있다. 첫째, 8째, 9째 망의 부하단에서 전압파형

은 Figure 7.8에 나와 있고, 세 개 곡선이 거의 동일함을 알 수 있다. 또한, Figure 7.7과

Figure 7.8의 결과는, 이 그룹의 망들 구성에 대해 인접한 망들간의 커플링이 무시되었음

을 암시한다.

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4.2 Results of the second group of nets

첫째, 8째, 9째 망의 소스단에서 전압파형은 Figure 7.9에 나타나 있고, 부하단에 대한 것

은 Figure 7.10에 나와 있다.

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Figure 7.9, 7.10에서, 동시에 비아를 통해 평면을 지나가는 17개 망에 대하여, 망에서의

파형이 심각할 정도로 붕괴되어 있음을 볼 수있다. 왜곡된 부분은 수십 ps에 이르기 때문

에, 이것은 타이밍 벗지에 심각한 영향을 준다.

4.3 Results of the third group of nets

72개의 디커플링 커패시터를 위/아래 신호층의 비아 주위에 위치시킨 후, 첫째, 8째, 9째

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망의 소스와 부하단에서의 전압파형이 Figure 7.11과 Figure 7.12에 나와 있다.

Figure 7.13은 세개 그룹 중 9째 망의 소스단 전압 파형을 비교한 것이고, 한편 Figure

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7.14는 9째 부하단 전압 파형을 나타낸 것이다. Figure 7.13, Figure 7.14에 나타난 결과로

부터, 비아에 의한 신호 파형의 왜곡이, 비아 주위에 놓은 대규모의 디커플링 커패시터에

의해 대부분 보정되었음을 볼 수 있다.