progetto di un filtro polifase fir decimatore per impiego in un sistema multistandard umts-wlan...
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PROGETTO DI UN FILTRO POLIFASE FIR DECIMATORE PER IMPIEGO IN UN
SISTEMA MULTISTANDARD UMTS-WLAN
RELATORE:
Prof. Carla Vacchi
CORRELATORE:
Ing. Everest Zuffetti
Tesi di Laurea
di Marco Castellano
PROGETTO FIRBPROGETTO FIRB
STUDIO DI UN SISTEMA MULTISTANDARD STUDIO DI UN SISTEMA MULTISTANDARD RICONFIGURABILE RICONFIGURABILE
DISPOSITIVO LOW-POWER E AD AREA LIMITATADISPOSITIVO LOW-POWER E AD AREA LIMITATA
antenna
Band pass RF filter
Low Noise Amplifier Local
Oscillator
mixer
I Q
Low pass BB filter
Voltage Gain
Amplifier
Analog to Digital
converter
FIR LNA VGA ADC
CARATTERISTICHE DEL CARATTERISTICHE DEL CONVERTITORE A/DCONVERTITORE A/D
La frequenza di campionamento del segnale è: Fos = 40 MHz
Le caratteristiche del segnale in uscita al convertitore sono:
Standard Larghezza di canale
Rapporto S/Nin banda
Fattore di sovracampionamento
UMTS 2.5 MHz 59.5 dB Ov = 8
WLAN 10 MHz 53.5 dB Ov = 2
F
2 Fos
Pq(f)
Sovracampionamento a frequenza Fos > Fs
2 Fs
campionamento alla frequenza di Nyquist Fs
= FB
os
Sqos F
FP
12
2
CARATTERISTICHE DEL CARATTERISTICHE DEL CONVERTITORE A/DCONVERTITORE A/D
La frequenza di campionamento del segnale è: Fos = 40 MHz
Le caratteristiche del segnale in uscita al convertitore sono:
Standard Larghezza di canale
Rapporto S/Nin banda
Fattore di sovracampionamento
UMTS 2.5 MHz 59.5 dB Ov = 8
WLAN 10 MHz 53.5 dB Ov = 2
F
2 Fos
Pq(f)
Sovracampionamento a frequenza Fos > Fs
2 Fs
campionamento alla frequenza di Nyquist Fs
= FB
os
Sqos F
FP
12
2
CARATTERISTICHE DEL FILTROCARATTERISTICHE DEL FILTRO
Caratterizzato da banda di transizione ridotta
Risposta di fase lineare in banda passante
Bassa dissipazione di potenza e area ridotta
StandardStandardFattore di Fattore di decimaziodecimazio
nene
IncrementIncremento S/No S/N
IncrementIncremento o
risoluzionerisoluzione
UMTSUMTS 88 9 dB9 dB 1.5 bit1.5 bit
WLANWLAN 22 3 dB3 dB 0.5 bit0.5 bit
RICONFIGURABILITRICONFIGURABILITÀÀ
12 bit
UMTS in
WLAN in
in DSP out ADC
UMTS/WLAN UMTS/WLAN
UMTS: stadio 1
Fc = 40 MHz
Fc/4= Fc1
UMTS stadio 2
o filtro WLAN
Fc/4= Fc1
oppure Fc = 40 MHz
NUMTS2
NWLAN bit
NUMTS1 bit
Fc1/2 o
Fc/2
12 bit
UMTS in
UMTS out
WLAN in
in DSP out ADC
UMTS/WLAN UMTS/WLAN
UMTS: stadio 1
Fc = 40 MHz
Fc/4= Fc1
UMTS: stadio 2
Fc/4= Fc1
NUMTS1 bit
Fc1/2
NWLAN bit
Filtro WLAN
Fc = 40 MHz
Fc/2
WLAN out
NUMTS2 bit
1° SCELTA: LIVELLO DI SISTEMA
SPECIFICHE FILTRO UMTSSPECIFICHE FILTRO UMTS
F (MHz)
|H(F)|
0 Fc/2
1+1
1-1
Fp Fs
2
F (MHz)
|H(F)|
0 Fc/8
1+1
1-1
Fp Fs
2
5
Primo stadio: D1=4 Secondo stadio: D2=21 = 0.03 2 = 0.06
UMTS: stadio 1
12 bit
Fc = 40 MHz
Fc/4= Fc1 NUMTS1 bit
UMTS: stadio 2
Fc/4= Fc1
Fc1/2 NUMTS2 bit
UMTS in UMTS out
SPECIFICHE FILTRO WLANSPECIFICHE FILTRO WLAN
F (MHz)
|H(F)|
0 Fc/2
1+1
1-1
Fp Fs
2
20
1 = 0.06 2 = 0.06
D = 2
Filtro WLAN
12 bit
Fc = 40 MHz
Fc/2 NWLAN bit
WLAN in WLAN out
FASI DEL LAVOROFASI DEL LAVORO
Scelta della struttura da implementare
Descrizione a livello di sistema in MATLABTM
Descrizione dell’architettura in VHDL
Sintesi dei sorgenti VHDL e valutazione prestazioni
FASI DEL LAVOROFASI DEL LAVORO
Scelta della struttura da implementareScelta della struttura da implementare
Descrizione a livello di sistema in MATLABTM
Descrizione dell’architettura in VHDL
Sintesi dei sorgenti VHDL e valutazione prestazioni
FILTRI FIR (Finite Impulse FILTRI FIR (Finite Impulse Response)Response)
Z -1
Filtri digitali come i filtri analogici sono composti da elementi di memoria, elementi aritmetici
ELEMENTI DI MEMORIA
OPERAZIONI ARITMETICHE
h(o)
DOMINIO
DIGITALEDOMINIO
ANALOGICO
La complessità dei filtri digitali dipende dalla lunghezza delle parole su cui compio le operazioni, dal numero di singolarità introdotte e dalla frequenza di
clock
FILTRI FIR DECIMATORIFILTRI FIR DECIMATORI
Un filtro FIR decimatore si occupa anche di sottocampionare
FILTRO FIR Dfin
fin/D
DECIMATORE
SCHEMA CONCETTUALE FIR SCHEMA CONCETTUALE FIR DECIMATORE FORMA DIRETTADECIMATORE FORMA DIRETTA
Decimare a monte della parte computazionale consente di usare strutture più lente per la logica combinatoria
risparmiando in area e potenza:
Tempo a disposizione per l’elaborazione : D periodi di clock
y(m)
h(M)
x(n) z-1 z-1 z-1 z-1
h(0) h(1) h(2) h(3)
z-1
h(M-1)
D D D D D D
SCHEMA CONCETTUALE FIR SCHEMA CONCETTUALE FIR DECIMATORE POLIFASEDECIMATORE POLIFASE
Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimataDiminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata
2° SCELTA: LIVELLO DI STRUTTURA
SCHEMA CONCETTUALE FIR SCHEMA CONCETTUALE FIR DECIMATORE POLIFASEDECIMATORE POLIFASE
Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimataDiminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata
2° SCELTA: LIVELLO DI STRUTTURA
SCHEMA CONCETTUALE FIR SCHEMA CONCETTUALE FIR DECIMATORE POLIFASEDECIMATORE POLIFASE
Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimataDiminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata
2° SCELTA: LIVELLO DI STRUTTURA
SCHEMA CONCETTUALE FIR SCHEMA CONCETTUALE FIR DECIMATORE POLIFASEDECIMATORE POLIFASE
Diminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimataDiminuisce il numero elementi totale ed il numero di elementi sensibili alla frequenza di clock non decimata
2° SCELTA: LIVELLO DI STRUTTURA
CONFRONTO FIR DECIMATORE IN CONFRONTO FIR DECIMATORE IN FORMA DIRETTA E POLIFASEFORMA DIRETTA E POLIFASE
FORMA FORMA DIRETTADIRETTA POLIFASEPOLIFASE
N° Unità di ritardo sensibili a N° Unità di ritardo sensibili a FFinin
MM D-1D-1
N° Unità di ritardo sensibili a N° Unità di ritardo sensibili a FFinin/D/D
00 M-D+1M-D+1
N° DecimatoriN° Decimatori M+1M+1 DD
N° Totale di elementiN° Totale di elementi 2M+12M+1 M+DM+D
Risparmio massimo elementi Risparmio massimo elementi (M>>D)(M>>D) ½ (50%)½ (50%)
Risparmio massimo potenzaRisparmio massimo potenza** (M>>D(M>>D22>>1)>>1)
1/(D+1)1/(D+1)
DD = fattore di decimazione, = fattore di decimazione, MM = ordine del filtro, *Si ipotizza un = ordine del filtro, *Si ipotizza un consumo pari a consumo pari a P P per un elemento sensibile aper un elemento sensibile a F Finin e pari a e pari a D*P D*P per un per un
elemento sensibile a elemento sensibile a FFinin/D/D
MOLTIPLICAZIONI CON SHIFT E MOLTIPLICAZIONI CON SHIFT E SOMMESOMME
Coefficiente Operazioni sul dato
3 1 asl(dato) + dato
7 3 asl(dato) + ca2(dato)
X asl(dato) → traslazione a sinistra del dato di X posizioni conservando il segnoca2(dato) → complemento a 2 del dato
ESEMPIO:
520 * 3 = 1560
520 0010 0000 1000 +
1 asl(520) 0100 0001 0000 =
1560 0110 0001 1000
Coefficienti quantizzati su 6 bit in complemento a due:
Range (-32 ÷ 31)
520 +
520*2 =
1560
520*3=
3° SCELTA: LIVELLO CIRCUITALE
FASI DEL LAVOROFASI DEL LAVORO
Scelta della struttura da implementare
Descrizione a livello di sistema in Descrizione a livello di sistema in MATLABMATLABTMTM
Descrizione dell’architettura in VHDL
Sintesi dei sorgenti VHDL e valutazione prestazioni
ANALISI DI SISTEMAANALISI DI SISTEMA
DETERMINAZIONE ordine dei filtri e set di coefficienti
QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro
OTTIMIZZAZIONE dei set di coefficienti quantizzati
DESCRIZIONE Matlab del filtro implementato polifase
QUANTIZZAZIONE D’USCITA
ANALISI DI SISTEMAANALISI DI SISTEMA
DETERMINAZIONE ordine dei filtri e set di DETERMINAZIONE ordine dei filtri e set di coefficienti coefficienti
QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro
OTTIMIZZAZIONE dei set di coefficienti quantizzati
DESCRIZIONE Matlab del filtro implementato polifase
QUANTIZZAZIONE D’USCITA
DETERMINAZIONE DELL’ORDINE DEI FILTRI E DEI SET DI
COEFFICIENTI
REQUISITI DI BANDA
REQUISITI DI RIPPLE
FREQUENZA DI CAMPIONAMENTO
FUNZIONIFIRPM & FIRPMORD
COEFFICIENTI DEL FILTRO
ORDINE DEL FILTRO
ANALISI DI SISTEMAANALISI DI SISTEMA
DETERMINAZIONE ordine dei filtri e set di coefficienti
QUANTIZZAZIONE COEFFICIENTI e analisi QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtrodei suoi effetti sulle prestazioni del filtro
OTTIMIZZAZIONE dei set di coefficienti quantizzati
DESCRIZIONE Matlab del filtro implementato polifase
QUANTIZZAZIONE D’USCITA
QUANTIZZAZIONE DEI QUANTIZZAZIONE DEI COEFFICIENTICOEFFICIENTI
Esprimere i coefficienti con parole di lunghezza finita cambia la funzione di trasferimento del filtro
VENGONO SPOSTATI GLI ZERI DEL FILTRO
ESEMPIO DI COEFFICIENTE A RISOLUZIONE INFINITA:
NON ANCORA QUANTIZZATO
11,4628….
QUANTIZZATO SU 5 BIT
11
EFFETTO DELLA QUANTIZZAZIONE EFFETTO DELLA QUANTIZZAZIONE DEI COEFFICIENTI SULLA RISPOSTA DEI COEFFICIENTI SULLA RISPOSTA
IN FREQUENZAIN FREQUENZA
Per rientrare nelle specifiche occorre:Per rientrare nelle specifiche occorre: Aumentare l’ordine del filtroAumentare l’ordine del filtro Aumentare il numero di bit su cui si quantizzano i coefficientiAumentare il numero di bit su cui si quantizzano i coefficienti
ANALISI DI SISTEMAANALISI DI SISTEMA
DETERMINAZIONE ordine dei filtri e set di coefficienti
QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro
OTTIMIZZAZIONE dei set di coefficienti OTTIMIZZAZIONE dei set di coefficienti quantizzatiquantizzati
DESCRIZIONE Matlab del filtro implementato polifase
QUANTIZZAZIONE D’USCITA
OTTIMIZZAZIONE DEI OTTIMIZZAZIONE DEI COEFFICIENTI QUANTIZZATICOEFFICIENTI QUANTIZZATI
Set di coefficienti da ottimizzare: -3 -1 4 13 22 28
Esempio di set di coefficienti CONTIGUO: -4 -1 4 13 22 28
Dei set presi in considerazione l’algoritmo presenta tra i risultati un sottoinsieme caratterizzato dai risultati migliori in modo da:
Rientrare nelle specifiche
Semplificare l’implementazione dei moltiplicatori
ANALISI DI SISTEMAANALISI DI SISTEMA
DETERMINAZIONE ordine dei filtri e set di coefficienti
QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro
OTTIMIZZAZIONE dei set di coefficienti quantizzati
DESCRIZIONE Matlab del filtro DESCRIZIONE Matlab del filtro implementato polifaseimplementato polifase
QUANTIZZAZIONE D’USCITA
DESCRIZIONE DEL FILTRO DESCRIZIONE DEL FILTRO IMPLEMENTATO POLIFASEIMPLEMENTATO POLIFASE
)()(1
0
Di
D
i
id zGzzH
ANALISI DI SISTEMAANALISI DI SISTEMA
DETERMINAZIONE ordine dei filtri e set di coefficienti
QUANTIZZAZIONE COEFFICIENTI e analisi dei suoi effetti sulle prestazioni del filtro
OTTIMIZZAZIONE dei set di coefficienti quantizzati
DESCRIZIONE Matlab del filtro implementato polifase
QUANTIZZAZIONE D’USCITAQUANTIZZAZIONE D’USCITA
QUANTIZZAZIONE D’USCITAQUANTIZZAZIONE D’USCITA
12 bit
UMTS in
WLAN in
in DSP out ADC
UMTS/WLAN UMTS/WLAN
Fc = 40 MHz
FILTRO FIR
Decimatore (ordine 27)
Fc/4= Fc1
oppure Fc = 40 MHz
NUMTS2
NWLAN bit
NUMTS1 bit
QUMTS1
quantizzatore
quantizzatore
QUMTS/
QWLAN
FILTRO FIR
Decimatore (ordine 11)
QUANTIZZAZIONE D’USCITAQUANTIZZAZIONE D’USCITA
b19 b20 b21 b18 b4 b5 b6 b7 b17 b3 b1 b2 b0
1/64
b4 b5 b3 b1 b2 b0 .
AR
RO
TO
ND
AM
EN
TO
O S
AT
UR
AZ
ION
E
PARTE DA ARROTONDARE
b10 b11 b9 b6 b7 b8
b19 b20 b21
b12 b17 b18
b18 b17 b6 b7
PARTE SCARTATA
CHE SI VALUTA PER
LA SATURAZIONE
RISULTATI OTTENUTIRISULTATI OTTENUTI
Filtro : Valore (S/N) in ingresso
Fattore decimazione:
IncrementoS/N (dB)
Valore (S/N) in uscita
UMTS(Ordine 11+27)
59.8 dB 8 9 68.8 dB
WLAN(Ordine 27)
53.5 dB 2 3 56.6 dB
Valutato sul flusso simulato di dati in uscita dal convertitore
Codice Matlab generico per FIR decimatori che fornisce:
Descrizione comportamentale
Ottimizzazione coefficienti
Valutazione prestazioni ottenute
FASI DEL LAVOROFASI DEL LAVORO
Scelta della struttura da implementare
Descrizione a livello di sistema in MATLABTM
Descrizione dell’architettura in VHDLDescrizione dell’architettura in VHDL
Sintesi dei sorgenti VHDL e valutazione prestazioni
DESCRIZIONE VHDLDESCRIZIONE VHDL
12 bit
UMTS in
WLAN in
in DSP out ADC
UMTS/WLAN UMTS/WLAN
UMTS: stadio 1
Fc = 40 MHz
Fc/4= Fc1
UMTS stadio 2
o filtro WLAN
Fc/4= Fc1
oppure Fc = 40 MHz
NUMTS2
NWLAN bit
NUMTS1 bit
Fc1/2 o
Fc/2
DESCRIZIONE VHDLDESCRIZIONE VHDL
UMTS1
Top – Fir Entity
Datain_flow
Data INEntity
Qu1
UMTS2/WLAN
Qu2 / QWLAN
Data OUTEntity
Clock assign
CLK
STD
Entity
div8_clock
DESCRIZIONE VHDLDESCRIZIONE VHDL
UMTS1
Top – Fir Entity
Datain_flow
Data INEntity
Qu1
UMTS2/WLAN
Qu2 / QWLAN
Data OUTEntity
Clock assign
CLK
STD
Entity
div8_clock
DESCRIZIONE VHDLDESCRIZIONE VHDL
UMTS1
Top – Fir Entity
Datain_flow
Data INEntity
Qu1
UMTS2/WLAN
Qu2 / QWLAN
Data OUTEntity
Clock assign
CLK
STD
Entity
div8_clock
DESCRIZIONE VHDLDESCRIZIONE VHDL
UMTS1
Top – Fir Entity
Datain_flow
Data INEntity
Qu1
UMTS2/WLAN
Qu2 / QWLAN
Data OUTEntity
Clock assign
CLK
STD
Entity
div8_clock
FASI DEL LAVOROFASI DEL LAVORO
Scelta della struttura da implementare
Descrizione a livello di sistema in MATLABTM
Descrizione dell’architettura in VHDL
Sintesi dei sorgenti VHDL e valutazione Sintesi dei sorgenti VHDL e valutazione prestazioniprestazioni
RISULTATI SINTESIRISULTATI SINTESI
Versione del dispositivo ottimizzata senza moltiplicatori:
TECNOLOGIA : CMOS
• Lunghezza minima di canale 0.13 μm
• 6 livelli di metallizzazione
• tensione di alimentazione 1.2 V
Il convertitore A/D consuma una potenza di circa 6÷7 mW
POLIFASERequisiti di TIMING
Consumo POTENZA (μW)
(40 MHz) OK 600
CONFRONTO SINTESICONFRONTO SINTESI
POLIFASERequisiti di
TIMING
Consumo POTENZA (μW)
AREA (μm2)
Combinatoria
NonCombinatoria
(40 MHz) OK 600 35412 22358
Versione con filtri implementati POLIFASE
Versione con filtri implementati in FORMA DIRETTA
FORMA DIRETTA
Requisiti di TIMING
Consumo POTENZA
(μW)
AREA (μm2)
Combinatoria
NonCombinatoria
(40 MHz) OK 900 41450 33812
Risparmio d’AREA sequenziale -34%
CONFRONTO SINTESICONFRONTO SINTESI
POLIFASERequisiti di
TIMING
Consumo POTENZA (μW)
AREA (μm2)
Combinatoria
NonCombinatoria
(40 MHz) OK 600 35412 22358
Versione con filtri implementati POLIFASE
Versione con filtri implementati in FORMA DIRETTA
FORMA DIRETTA
Requisiti di TIMING
Consumo POTENZA
(μW)
AREA (μm2)
Combinatoria
NonCombinatoria
(40 MHz) OK 900 41450 33812
Risparmio POTENZA -30%
CONCLUSIONICONCLUSIONI
FILTRO FIR POLIFASE DECIMATORE UMTS-WLAN LOW POWER
ANALISI DI SISTEMA
OTTIMIZZAZIONE
DESCRIZIONE VHDL
SINTESI: AREA (-34%) e POTENZA (-30%)
RISPETTO timing layout