1

a.a. 2008-2009

1

Productivity TrendsProductivity Trends

2003

1981

1983

1985

1987

1989

1991

1993

1995

1997

1999

2001

2005

2007

2009

Logic Tr./ChipTr./Staff Month.

xxx

xxx

x

21%/Yr. compoundProductivity growth rate

x

58%/Yr. compoundedComplexity growth rate

10,000

1,000

100

10

1

0.1

0.01

0.001

Lo

gic

Tra

nsi

sto

r p

er C

hip

(M)

0.01

0.1

1

10

100

1,000

10,000

100,000

Pro

du

ctiv

ity

(K)

Tra

ns.

/Sta

ff -

Mo

.

Source: Sematech

Complexity outpaces design productivity

Co

mp

lexi

ty

Courtesy, ITRS Roadmap

a.a. 2008-2009

2Livelli di astrazione di un sistema Livelli di astrazione di un sistema digitaledigitale

n+n+S

GD

+

DEVICE

CIRCUIT

GATE

RTL (Register Transfer Level)

SYSTEMq=a*b+c

2

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3

Integrated Circuits Implementation ChoicesIntegrated Circuits Implementation Choices

Full-Custom

Standard Cells(withcompiled cellsand macro cells)

Cell-based

Maskprogrammable

(Gate Arrays)

Pre-wired

(FPGA's)

Array-based

Semi-Custom

Digital Circuit Implementation Approaches

ASIC FPGA

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4

Today: full custom design only for Today: full custom design only for modulesmodules

q reuseq regularityq very high performance q (analog block)

3

a.a. 2008-2009

5

Full custom designFull custom design

q Standard cells § Combinational and sequential logic gates

q I/O padsq Memory compilers and array structures§ SRAM, dual port SRAM, register files, Cache controllers§ PLD

q Arithmetic Buildings blocks§ Adders, multipliers, shifters

q FPGA logic element q Analog modules§ Example: PLL, A/D, D/A

a.a. 2008-2009

6

ASIC ASIC SemicustomSemicustom Design FlowDesign Flow

RTL (HDL es: VHDL)

RTL (HDL es: VHDL)

Logic SynthesisLogic Synthesis

FloorplanningFloorplanning

PlacementPlacement

RoutingRouting

Tape-out

Circuit ExtractionCircuit Extraction

Pre-Layout Simulation

Pre-Layout Simulation

Post-Layout Simulation

Post-Layout Simulation

System specification

Des

ign

Itera

tion

Des

ign

Itera

tion

Libreriadi celle

4

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7

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8

5

a.a. 2008-2009

9

Progetto gerarchico e modulareProgetto gerarchico e modulare

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10

qSintesi logica

qSimulazione logicapost-sintesi (pre-layout)

qSimulazione logicapost-layout

q<= a and b or c;

Verifica funzionale e stimadelle prestazioni (Tp, P, A)

Calcolo delle prestazioni(Tp, P, A) tenendo conto anchedei parassiti associatialle linee di interconessione

6

a.a. 2008-2009

11LibreriaLibreria di di cellecelle

q Simbolo: porte di I/Oq Schematicoq Layout e rappresentazione per programmi di

Place&Routeq Caratterizzazione per programmi di sintesi e

simulazione logica§ Funzione logica§ Valore numerico dei parametri che permettono di

stimare Tp=Tp(Cext, Tsplopein), P=P(Cext, Tsplopein) secondo il modello utilizzato dal programma di simulazione/sintesi

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12

7

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13

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14

EsempioEsempio: : librerialibreria AMS 0.35umAMS 0.35um

q 250 celle elementari§ Celle combinatorie:

5 inverters, 14 buffers, 8 buffer tri-state, 21 and, 21 or, 12 xor, 21 nand, 21 nor, 6 mux,28 blocchi misti (half-adder, full-adder,..)§ Celle sequenziali:

8 FF JK, 32 FF D§ IO pads:

10 Inout, 12 Inputs, 10 outputs, 6 power

8

a.a. 2008-2009

15CellCell--based (or standard cells): core area and based (or standard cells): core area and pin number depend on the applicationpin number depend on the application

Pad

Core area

die

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16CellCell--based (or standard cells) layoutbased (or standard cells) layout(old generation)(old generation)

Routing channel requirements arereduced by presenceof more interconnectlayers

Functionalmodule(RAM,multiplier, …)

Routingchannel

Logic cellFeedthrough cell

Row

s of

cel

ls

9

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17

Standard Cell Standard Cell –– The New GenerationThe New Generation

Cell-structurehidden underinterconnect layers

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18

CellCell--based designbased designü Libreria di celle ottimizzate fino al livello di layoutü Dimensioni del die e numero I/O specifici del progettoü Possono essere inseriti moduli full-custom (es: moduli

aritmetici) o ottenuti da compilatori (es: memorie) ottimizzati fino al livello del layout (macrocell-baseddesign)

elevate prestazioniû Devono essere generate tutte le maschere

elevati costi NRE

10

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19Compiled cellsCompiled cells

256×32 (or 8192 bit) SRAMGenerated by hard-macro module compiler

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20

ArrayArray basedbased: : fixedfixed I/O, I/O, fixedfixed core area core area

Pad

Core area

die

core area:array composedby a replica a basic cell

11

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21

PrePre--diffused or Mask Programmable diffused or Mask Programmable Gate Array Gate Array —— (old generation)(old generation)

rows of

cells

routing channel

uncommitted

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22

ModelloModello elettricoelettrico

12

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23SeaSea--ofof--gates (new generation) gates (new generation)

Random Logic

MemorySubsystem

LSI Logic LEA300K(0.6 µm CMOS)

Courtesy LSI Logic

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24

13

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25Nor4 Nor4

In1 In2 OutIn3 In4

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26IsolamentoIsolamento elettricoelettrico: : cellacella invertitoreinvertitore a due a due transistoritransistori

In Out

14

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27esempioesempio (1): (1): reterete ottenutaottenuta istanziandoistanziandodue due cellecelle inverter inverter adiacentiadiacenti

Non Non realizzarealizza la la funzionefunzionevolutavoluta !!

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28esempioesempio (2) : (2) : reterete ottenutaottenuta istanziandoistanziando due due cellecelle inverter inverter lasciandolasciando unauna rigariga non non utilizzatautilizzata

malfunzionamentomalfunzionamentose i se i transistoritransistori M1 e P1 M1 e P1 entranoentranoin in conduzioneconduzione

P1

M1

15

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29

SeaSea--ofof--gate Primitive Cellsgate Primitive Cells

Using oxide-isolation Using gate-isolation

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30IsolamentoIsolamento elettricoelettrico tramitetramite transistoritransistori di di isolamentoisolamentocellacella inverter a 4 transistorinverter a 4 transistor

In Out

Vdd

gnd

P1

M1

M1 e P1 off

16

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31reterete ottenutaottenuta istanziandoistanziandodue due cellecelle con con transistoritransistori di di isolamentoisolamento

funzionafunziona !!

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32IsolamentoIsolamento tramitetramite area area attivaattiva

17

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33IsolamentoIsolamento elettricoelettrico tramitetramite area area attivaattiva: : InverterInverter

I I transistoritransistori adiacentiadiacenti M1 e P1 non M1 e P1 non possonopossono essereessere utilizzatiutilizzati

P1

M1

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34IsolamentoIsolamento elettricoelettrico tramitetramite area area attivaattiva: : Nand2Nand2

PossonoPossono essereessere istanziateistanziate due due cellecelleconsecutivamenteconsecutivamente

18

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35

MaskMask--programmable gateprogrammable gate--arrayarrayü Le porte logiche sono realizzate a partire da una cella

elementare di dimensione fissata che utilizza transistori con fattore di forma predefinito

ü Dimensioni del die e numero I/O fissateü Il progetto delle macro celle è vincolato dalla struttura della cella

elementareü Isolamento o tramite transistori di isolamento o area attiva

prestazioni inferiori rispetto la metodologiaa standard-cell

û non devono essere generate tutte le maschere

costi NRE inferiori rispetto alla metodologiastandard-cell

ma è comunque necessaria interazione con la silicon foundry

Flusso di progetto uguale a quello a cell standard

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Integrated Circuits Implementation ChoicesIntegrated Circuits Implementation Choices

Full-Custom

Standard Cells(withcompiled cellsand macro cells)

Cell-based

Maskprogrammable

(Gate Arrays)

Pre-wired

(FPGA's)

Array-based

Semicustom

Digital Circuit Implementation Approaches

ASIC FPGA

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37FPGAFPGA

Blocco Logicoprogrammabile

Canale di interconnessione programmabileI/O block(pad)

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FPGA Design FlowFPGA Design Flow

RTL (HDL es: VHDL)

RTL (HDL es: VHDL)

Logic SynthesisLogic Synthesis

Programming -file

System specification

Libreriadi celle

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39

6) File per la programmazione

FPGA

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40

FPGAFPGAü Le porte logiche sono realizzate configurando blocchi logici

programmabiliü Le interconnessioni sono programmabili e introducono un ritardo

non trascurabileü Le dimensioni del die e il numero di I/O sono fissateü Non possono essere inseriti moduli full-custom e macro

ottimizzate fino al livello del layout elevate prestazioni

minori prestazioni rispetto alle altremetodologie semi-custom

û Programmazione per via elettricaMinori costi NREMigliore time-to-market

û Il front-end del flusso di progetto è lo stesso visto per le altremetodologie semi-custom

21

a.a. 2008-2009

41

Today: full custom design only for Today: full custom design only for modulesmodules

q reuseq regularityq very high performance q (analog block)

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Full custom designFull custom design

q Standard cells § Combinational and sequential logic gates

q I/O padsq Memory compilers and array structures§ SRAM, dual port SRAM, register files, Cache controllers§ PLD

q Arithmetic Buildings blocks§ Adders, multipliers, shifters

q FPGA logic element q Analog modules§ Example: PLL, A/D, D/A

22

a.a. 2008-2009

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ALU: blocco critico per le prestazioni del sistema. Metodologia di progetto: full-custom

Unità di controllo: FSM Flusso a celle standard

Memorie: strutture regolari.Specifica: ottimizzazione della cella elementare per rendere massima la densità integrazione e minimo iltempo di accesso.Metodologia full-custom e compilatori

Risc a 5 stadi di pipeline

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ProgrammaProgramma del del corsocorso

qProgetto e caratterizzazione di celle logicheelementari e moduli complessi utilizzabili in un flusso di progetto semi-custom§ Tecnologia: MIETEC CMOS 0.35 um§ Metodologia di progetto: Mask Programmable

Gate Array (SOG)§ CAD tools: Cadence OPUS disponibile in LAB1

– schematico, layout, simbolo– caratterizzazione mediante simulazione circuitale

23

a.a. 2008-2009

45

q Libri di consultazione§ J. M. Rabaey, A. Chandrakasan, B. NikolicDigital Integrated Circuits, A design Perspective (II ed)Prentice Hall Electronics 2003

q Materiale § in rete: www.deis.unibo.it > docenti > prof. II fascia >

E. Franchi § in biblioteca

– Guida agli strumenti software, alle esercitazionie caratterizzazione della tecnologia– Lucidi

§ in laboratorio– Manuale del processo MIETEC CMOS 0.35um

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q Esami: discussione dell’attività di laboratorio§ Prova intermedia : progetto e caratterizzazione di

una cella combinatoria e di una sequenzialesettimana 17-18 febbraio (quinta del corso)

§ Prova finale: progetto e caratterizzazione di un modulo complessosu appuntamento

q Username e password per ws del lab1gruppi di due

q Avvisi: tramite il portale docenti

24

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47

19-20

18-19

LAB ESD17-18

LAB ESD16-17

LAB ESD15-1614-15

LAB ESDESDESDESD13-14

LAB ESDESDESDESD12-13

CalcolatoriLAB ESDESDCalcolatoriESD11-12

CalcolatoriLAB ESDCalcolatoriCalcolatori10-11

CalcolatoriLAB ESDCalcolatoriCalcolatori9-10

8-9

SabatoVenerdìGiovedìMercoledì

MartedìLunedìOre

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48

19-20

18-19

Turno 2BTurno 1BTurno 1A17-18

Turno 2BTurno 1BTurno 1A16-17

Turno 2BTurno 1BTurno 1A15-1614-15

Turno 2AESDESDESD13-14

Turno 2AESDESDESD12-13

CalcolatoriTurno 2AESDCalcolatoriESD11-12

CalcolatoriLAB ESDCalcolatoriCalcolatori10-11

CalcolatoriLAB ESDCalcolatoriCalcolatori9-10

8-9

SabatoVenerdìGiovedìMercoledì

MartedìLunedìOre