a study on integrated design technique for cmos-mems
TRANSCRIPT
博士論文（要約）
集積回路設計環境を用いた CMOS-MEMSデバイスのための
統合設計技術と
その加速度計応用に関する研究
A Study on Integrated Design Technique for CMOS-MEMS Devices with a
Circuit Design Tool
and Its Application to Accelerometer
小西 敏文
東京大学大学院工学研究科電気系工学専攻
2014年 12月 12日
指導教員：
年吉 洋 教授
1
1. 概要
本博士論文（要約）では、博士論文「集積回路設計環境を用いた CMOS-MEMS デバ
イスのための統合設計技術とその加速度計応用に関する研究」の要約として、（1）研究
背景、（2）従来技術の課題、（3）研究目的、（4）本論文の構成、（5）本研究の内容、（6）
考察、（7）結論について述べる。
2. 研究背景
近年、携帯電話や自動車といった我々の生活に密着した様々な機器には、マイクロメ
ートルオーダーの機械部品であるMEMS（Microenectromechanical Systems）の作製技術
を用いた各種 MEMS デバイスや MEMS センサが使用されている 1-6)。MEMS デバイス
から測定対象の物理現象を電気信号として得るためには、MEMS デバイスと測定用の
CMOS(Complementary Metal-Oxide Semiconductor) LSI (Large Scale Integrated-circuits)を組
み合わせる必要がある 7-10)。また、MEMS デバイスの需要は世界的に増加傾向にあり、
MEMS デバイスのさらなる小型化・高機能化が要求されている 11)。本要求を実現する
ために、CMOS LSIと MEMS デバイスをひとつのチップに集積した、CMOS-MEMS 技
術が期待されている 12-14)。
3. 従来技術の課題
CMOS-MEMS デバイスの実現のためには、デバイスの設計段階において MEMSデバ
イスと LSIとの機械的・電気的挙動を踏まえた解析 15)だけでなく、レイアウト、検証を
同時に実施することが必要である。「簡便性」「有効性」「拡張性」「妥当性」の観点から、
MEMS デバイスと LSI との同時解析・同時レイアウト・同時検証の全てを単一の集積
設計環境上で全て実現する設計技術はこれまで存在しなかった。
4. 研究目的
本研究は、図 1 に示すように、集積回路設計環境を用いて、MEMS デバイスと LSI
図 1 本論文の守備範囲
階層 項目
技術
技術分類
要素技術
要素技術の項目
集積回路設計環境
設計
構造設計 回路設計
回路シミュレーション
レイアウト 検証
物理検証
電気接続検証
回路構成設計
ME
MS
デバイスパタン自動生成
集積回路パタン自動生成
マルチフィジクス・シミュレーション
モデル作成
機械的挙動
電気的挙動
CMOS-MEMSデバイス技術
プロセス 実装 評価
守備範囲
新規性
2
との同時解析・同時レイアウト・同時検証を全て実現する CMOS-MEMS デバイスのた
めの統合設計技術を構築すると共に、加速度計の高性能化を目指して本統合設計技術を
CMOS-MEMS デバイスへ適用することにより、従来技術が抱えていた「簡便性」「有効
性」「拡張性」「妥当性」の 4つの課題の解決を証明することが目的である 16-20)。
5. 本論文の構成
本論文の構成を図 2に示す。本論文の構成は、第 1章では序論、第 2章では、集積回
路設計環境を用いた CMOS-MEMS デバイスのための統合設計技術の構成方法、第 3 章
では、統合設計技術を応用する実デバイスとして、MEMS 技術を用いた加速度計を例
とした金めっきを用いた MEMS 加速度センサの作製方法と実測結果、第 4 章では、
MEMS 加速度センサの解析モデルと等価回路モデルの構成、第 5 章では、MEMS 加速
度センサをアレイ配置した場合に対する統合設計技術の拡張性、第 6 章では、
CMOS-MEMS 加速度センサの同時設計および実測結果、第 7 章では考察、第 8 章では
結論を述べる。
6. 本研究の内容
6-1：CMOS-MEMSデバイスのための統合設計技術
本研究において解析対象となる平行平板型 MEMS 静電アクチュエータの解析モデル
と解析式を図 3に示す。本図をもとに、SPICE (Simulation Program with Integrated Circuit
Emphasis) シミュレーションが可能な集積回路設計環境である LTspice21)を用いて、
MEMS 静電アクチュエータを 4 つのモジュールからなる等価回路として表現した。結
果を図 4に示す。各モジュールはそれぞれ、i)平行平板アクチュエータ、ii)ばね、iii)運
図 2 本論文の構成
第1章 序論
第2章 CMOS-MEMS
デバイスのための統合設計構成法
第3章 CMOS-MEMS
加速度センサの機能モデル
第4章 CMOS-MEMS
デバイスのための
統合設計技術を用いたMEMS機構部品の
モデル化
第5章 CMOS-MEMS
デバイスのための統合設計技術の
アレイ型加速度センサへの適用
第6章 CMOS-MEMSデバイスのための統合設計技術のCMOS-MEMS加速度センサ
への応用
第7章 考察
簡便性の実現
拡張性の確認
妥当性の証明
集積回路設計環境を用いたCMOS-MEMSデバイスのための統合設計技術とその加速度計応用に関する研究
基盤技術
応用技術
基本概念
有効性の明確化
第8章 結論
●CMOS-MEMS加速度センサの設計・実現
●既存技術との比較●静電アクチュエータの実測値との比較●アレイ型デバイスの同時解析
●背景技術と課題●本研究の目的と構成
●集積回路設計環境を用いたCMOS-MEMSデバイスの同時解析・レイアウト・ 検証
●本論文の結論●今後の課題と展望
●金めっきを用いたMEMS
加速度センサ
●MEMS加速度センサの等価回路
●アレイ型MEMS加速度センサの同時解析
3
動方程式、iv)固定端、の役割を果たし、モジュール内の動作をビヘイビア電流電圧源を
用いて表現した。
図 4を用いた静電アクチュエータのプルイン・リリース解析の結果を図 5に示す。本
結果より、SPICE シミュレータを用いて MEMS デバイスの非線形現象に対応したマル
チフィジクス・シミュレーションが実行可能であることを確認した。
次に、MEMS デバイスのレイアウト・検証に対応させるため、市販の集積回路設計
環境である Cadence Virtuoso®22)上において、ハードウェア記述である Verilog-a を用い
て MEMS 静電アクチュエータを 4 つのモジュールからなる等価回路として表現した。
結果を図 6 に示す。MEMS デバイスのレイアウトパタンの自動生成を実現するため、
各モジュールを PCell (Parameterized Cell) とし、それぞれのモジュールに対応するレイ
アウトパタンをスクリプトコードを用いて構築した。これにより、同じ設計環境上で、
MEMS デバイスのレイアウトと、抵抗やトランジスタ等の集積回路素子のレイアウト
図 3 MEMS静電アクチュエータの解析モデルと解析式
電極面積 S
質量 m
可動電極の変位量 x
初期ギャップgini
ばね定数 k
固定端
真空誘電率 ε0
比誘電率 ε1
印加電圧V GND
GND
抵抗 R
粘性係数 c
固定電極電圧 Vd
可動電極電圧 Vb (Vb=0)
gini - x
ダッシュポッド
静電引力:
2
202
1bd
ini
eVV
xg
SF
ばねによる
復元力:
運動方程式:
xkxcFm
0e
Fkxxcxm
静電容量:xg
SC
ini
p
10
電極端子d電流:
)(dbpb
VVCdt
dI
)(bdpd
VVCdt
dI
電極端子b電流:
図 4 LTspice上に構築した静電アクチュエータの等価回路ブロック
i) アクチュエータモジュールii) ばねモジュール iii) EOMモジュール
iv) アンカーモジュール
各パラメタ
駆動電圧
平行平板型静電アクチュエータの等価回路
4
を同時に実施可能とした。
図 6 に示す等価回路をコルピッツ発振回路に適用し、MEMS 共振器としての機械的
及び電気的な挙動について過渡解析を実施した。シミュレーション回路図を図 7(a)に、
解析結果を図 7(b)に示す。これより、MEMS 共振器がプルインすることなく、持続的に
発振することを確認した。これより、MEMS デバイスと LSI の同時解析を実現可能で
あることを示した。
図 7(a)に示す回路について、レイアウトパタンの自動生成を行った結果を図 8に示す。
また、本レイアウトパタンに対し、集積回路の検証で用いる物理検証および電気接続検
証を実施可能であることを確認した。本結果より、構築した統合設計技術を用いて、
MEMS デバイスと LSI の同時レイアウトおよび同時検証が実行可能であることを証明
し、従来技術が抱えていた「簡便性」を解決した。
図 5 マルチフィジクス・シミュレーション結果：プルイン・リリース解析
駆動電圧 Vd (V)
可動電極変位量
x(m
m)
プルイン
リリース
リリース後の振動
inig
3
1
停止位置
0 20 40 60 80 100 120-1
0
1
2
3
4
5
6
7
8
9
10解析結果
手計算値
プルイン電圧105 V
プルインヒステリシス
inig
3
1
inig
3
1
リリース電圧84.4 V
図 6 Cadence Virtuoso®上に構築した静電アクチュエータの等価回路と Verilog-a 記述
(I)(III) (II)(IV)
アクチュエータストッパばねアンカー
シミュレーション回路
レイアウトパターン
レイアウト結果
VDD
モジュール
3D イメージ
アンカー アクチュエータEOMばね
analog begin
m=S*tp*dp;
cv=ep*S/(gini-V(x));
V(Cp)<+cv;
I(gnd,F)<+0.5*ep*S*(V(Vd)-V(Vb))
*(V(Vd)-V(Vb))
/(gini-V(x))/(gini-V(x));
I(Vd,gnd)<+ddt(cv*(V(Vd)-V(Vb)));
I(Vb,gnd)<+ddt(cv*(V(Vb)-V(Vd)));
end
5
6-2：加速度計応用
本研究にて構築した CMOS-MEMS デバイスのための統合設計技術を、MEMS 技術を
用いた加速度計であるMEMS加速度センサの高性能化に応用した。
6-2-1：MEMS加速度センサの機能モデル
CMOS回路上へ集積した MEMS加速度センサの実現のために、図 9に示す MEMS 加
速度センサの作製方法を検討した。図に示すMEMS 加速度センサの特徴は、i)レイヤ分
割技術を用い、メタルレイヤ毎に可動電極、ばね、固定電極等の機能を分割して持たせ
(a) (b)
図 7 (a)コルピッツ発振回路に適用した静電アクチュエータ等価回路、(b)シミュレーション結果
500kΩ
60V
Vd
10pF
300pF500kΩ
1kΩ
ゲート長 = 0.4 mm
ゲート幅 = 10 mm
Multiplier = 20
100kΩ
1kΩ1pF0.6V
解析時間 (ms)
可動電極変位量
x(n
m)
Vd端子電圧
(V)
図 8 コルピッツ発振回路と静電アクチュエータの同時レイアウトパタン自動生成結果
500kΩ
60V
Vd
10pF
300pF500kΩ
1kΩ
l/w = 0.4um/10umM = 20
100kΩ
1kΩ
回路入力 静電アクチュエータ
容量パタン
抵抗パタン
NMOS
レイアウト入力
6
たこと、ii)過剰な加速度印加によるセンサの自壊を防ぐためのストッパを形成したこと、
可動電極と固定電極のスティクションおよび電気的ショートを防ぐための絶縁膜を設
けたこと、である。加速度センサのノイズ低減のため、構成する材料を検討した結果を
図 10に示す。これより、高密度かつ post-CMOSプロセスとして適用可能な金を材料と
して選定した。
金めっきを用いたMEMS 加速度センサの作製プロセスを図 11に示す。本プロセスに
基づき作製した MEMS 加速度センサの作製結果を図 12 に示す。これより、図 11 に示
すプロセスにて加速度センサの構造が問題なく作製できることを確認した。作製した
MEMS 加速度センサについて、設計値と実測値の結果を表 1 に示す。これより、金め
っきを用いたMEMS 加速度センサの実現が可能であることを実験的に確認した。
図 9 MEMS加速度センサの概略図
可動電極
固定電極
ばね
絶縁膜
可動方向（縦）ストッパ
図 10 各種材料を用いた場合の MEMS加速度センサのブラウニアンノイズ
可動電極の一辺 (mm)
ブラウニアンノイズ
(mG
/Hz1
/2)
100
Au
Cu
Al
Si
7
図 11 金めっきを用いた MEMS 加速度センサの作製フロー
Ti/Au
犠牲層
SiO2(a)
(c)
(d)
SiO2
ばね（金）固定電極（金）
接続パタン
(e)
(f)
ストッパ（金）可動電極（金）
(b)
金めっき
金めっき
金めっき
犠牲層除去
図 12 作製した MEMS 加速度センサの SEM写真
100mm 50mm折れ曲がりばね
ストッパ可動電極
可動方向（縦）
8
6-2-2：MEMS機構部品のモデル化
本研究で構築した統合設計技術を MEMS 加速度センサに適用するため、図 9 に示す
MEMS 加速度センサの解析モデルを検討した。結果を図 13に示す。本結果および構築
した統合設計技術を用い、MEMS 加速度センサの等価回路を Cadence Virtuoso®上に実
現した。結果を図 14に示す。本等価回路は、図 6に示すMEMS静電アクチュエータの
等価回路に対し、(I)加速度印加を取り扱う加速度印加モジュール、(II)絶縁膜を考慮し
たアクチュエータモジュール、(III)折り返しばね構造を反映したばねモジュール、の 3
つについて追加変更を行い、(IV)EOM モジュールと(V)アンカーモジュールは図 6 と同
じものを使用した。
図 14 に示す等価回路を用い、各印加加速度波形を入力した際のシミュレーション結
表 1 作製した MEMS加速度センサの設計値と実測値のまとめ
パラメタ 設計値 実測値
可動電極-固定電極間初期ギャップ 5.0 mm 4.3 mm
プルイン電圧 6.0 V 6.4 V
ばね定数 0.2 N/m 0.26 N/m
可動構造体質量 1.0710-8 kg 6.1210
-9 kg
共振周波数 687 Hz 1037 Hz
Q 値 2.5 2.1
ブラウニアンノイズ 51.6 mg/Hz1/2 90.6 mg/Hz1/2
検出加速度範囲 +/-1.7 G +/-5.6 G
図 13 MEMS 加速度センサの解析モデル
可動電極変位量 x
初期ギャップ gini
比誘電率 e2 入力電圧 V
GND
抵抗 R
gini-x
SiO2 膜厚 ti
SiO2比誘電率 e1
SiO2面積 S1
可動電極面積 S2
可動電極質量 m
ばね定数 k
固定端
GND
減衰係数 c
ダッシュポッド
印加加速度
CairC2
C1
9
果を図 15 に示す。これより、シミュレーション結果は手動計算値と一致しており、ま
た、プルインおよびオーバーシュートといった非線形現象も表現可能であることを確認
図 14 MEMS 加速度センサの等価回路
(II)アクチュエータモジュール
(III)折れ曲がりばねモジュール
(V)アンカーモジュール
(I)加速度印加モジュール
(IV)
EOMモジュール
Vb
Vd
Vdに接続
Cp
x
(a) (b)
(c)
図 15 各加速度波形を MEMS 加速度センサの等価回路に印加した際の過渡解析の結果：(a) 線形
波形、(b) sin波形、(c) パルス波形
初期加速度印加による振動
シミュレーション結果 : 92.5 fF
手動計算値 : 92.5 fF
静電容量
(fF)
シミュレーション時間 (ms)
印加加速度
(G)
シミュレーション結果 :122.2 fF
手動計算値 : 122.2 fF
静電容量
(fF)
シミュレーション時間 (ms)
印加加速度
(G)
シミュレーション結果 :20.1 fF
手動計算値 : 20.1 fF
シミュレーション結果 : 533.3 fF
手動計算値 : 533.3 fF
プルイン
オーバーシュート
静電容量
(fF)
シミュレーション時間 (ms)
印加加速度
(G)
10
した。
本等価回路を用い、表 1 に示す MEMS 加速度センサの実測結果から得られた設計パ
ラメタを用いて加速度印加時の静電容量変化のシミュレーションを行い、実測結果と比
較した。結果を図 16に示す。本結果より、構築した MEMS加速度センサの等価回路を、
実際のMEMS デバイスへ適用可能であり、本論文にて構築した CMOS-MEMS デバイス
のための統合設計技術を、実際のMEMSデバイスに適用した際の有効性を確認した。
6-2-3：アレイ型 MEMS加速度センサへの適用
加速度センサの小型化・検出範囲拡大を目的とし、構築した統合設計技術を用いたア
レイ型 MEMS 加速度センサの実現検討を行った。アレイ配置を行った際、隣接する
MEMS 加速度センサどうしの電気的干渉を検討した結果、電気的干渉は無視できるほ
ど小さいことを確認した。
図 9 に示す金めっきを用いた MEMS 加速度センサを用い、3 種類の大きさの可動電
極と、3種類のばね定数のばねをそれぞれ組み合わせ、3×3のアレイ型構成を検討した。
MEMS 加速度センサの等価回路をアレイ型に配置した結果を図 17 に示す。表 2に示す
設計パラメタを用いたシミュレーション結果を図 18 に示す。これより、1G から 20G
の範囲の印加加速度について、検出範囲が途切れることなく計測可能であることを確認
した。
本結果および図 11に示す作製プロセスを用い、アレイ型MEMS加速度センサを作製
した。結果を図 19に示す。作製したアレイ型 MEMS 加速度センサに加振機を用いて加
図 16 作製した MEMS加速度センサの容量-印加加速度特性と等価回路を用いたシミュレーショ
ン結果との比較
バイアス電圧 = 2V
印加加速度の周波数 = 50Hz
測定値シミュレーション結果
印加加速度 (G)
静電容量
(fF
)
11
速度を印加しながら、可動電極と固定電極間の容量を評価した。結果を図 20 に示す。
これより、デバイス No. 1、2、4、5、7、8 については実測値とシミュレーション結果
はよく一致しているが、No. 3、6、9について容量変化の実測値はシミュレーション結
果よりも小さい。これらの 3 つの MEMS 加速度センサは他の 6 つのデバイスと比べ可
図 17 アレイ型 MEMS加速度センサ(33配置)の等価回路
(II)(III)(V)
(I)
(IV)
Cp1
Vd Vb
Cp2 Cp3
Cp4 Cp5 Cp6
Cp7 Cp8 Cp9
可動電極の大きさ小 大
小
大
ばね定数
No.1 No.2 No.3
No.4 No.5 No.6
No.7 No.8 No.9
MEMS加速度センサ等価回路
表 2 アレイ型 MEMS加速度センサの設計パラメタ
デバイス 番号
ばね定数 (N/m)
可動電極サイズ (mm2)
最大検出加速度 (G)
共振 周波数 (Hz)
ブラウニアンノイズ (mG/Hz1/2)
1 0.2 80×80 13.8 856.6 41.7
2 0.2 140×140 8.5 687.3 26.9
3 0.2 200×200 4.9 554.2 17.4
4 0.3 80×80 18.1 1059.9 42.6
5 0.3 140×140 11.6 847.3 27.2
6 0.3 200×200 7.4 678.8 17.4
7 0.4 80×80 27.8 1313.2 48.9
8 0.4 140×140 16.8 1022.2 29.7
9 0.4 200×200 10.5 805.8 18.4
12
動電極の寸法が 200×200 mm2と大きく、作製プロセスにおける残留応力および変形の影
響を受けやすい。それにより、可動電極部の反り、歪みによってばね定数が大きくなっ
たため、可動電極の可動範囲が狭まり、静電容量の変化が少なくなったと考える。本結
果より、本論文で構築した統合設計技術を複数の MEMS デバイスの同時解析に適用可
能であることを示し、その拡張性を明確にした。
図 18 マルチフィジクス・シミュレーションを用いたアレイ型 MEMS 加速度センサの印加加速
度と静電容量変化
図 19 作製したアレイ型 MEMS 加速度センサの SEM写真
SiO2膜およびストッパによる可動電極変位量の制限に起因
印加加速度 (G)
静電容量
(fF
)
400μm
No. 1 No. 2 No. 3
No. 4 No. 5 No. 6
No. 7 No. 8 No. 9
100μm
ばね
ストッパ
可動電極
50μm
13
6-2-4：CMOS-MEMS加速度センサへの応用
本研究で構築した統合設計技術を用い、図 21 に示すように、MEMS 加速度センサを
CMOS センサ回路上に作製した CMOS-MEMS 加速度センサの同時設計を行った。
MEMS 加速度センサの静電容量と LSI 上の固定容量との差分から印加加速度を電圧と
して出力するセンサ回路の構成を検討した。センサ回路の動作を図 22に、MEMS加速
度センサとセンサ回路と組み合わせたマルチフィジクス・シミュレーション回路を図
23 に示す。本回路を用いたシミュレーション結果を図 24に示す。これより、検討した
センサ回路は印加加速度を電圧値として出力可能であることを確認した。
検討したセンサ回路を 0.35 mm CMOSプロセスを用いて作製し、その後図 11に示す
プロセスに基づき MEMS 加速度センサを CMOSセンサ回路上に形成した。作製結果を
図 20 作製したアレイ型 MEMS 加速度センサの容量-印加加速度特性
測定値シミュレーション結果
印加加速度 (G)
静電容量
(fF)
No. 1 No. 2 No. 3
No. 4 No. 5 No. 6
No. 7 No. 8 No. 9
Vbias = 5.5 VCpa = 49.5 fF
Vbias = 3.0 VCpa = 60 fF
Vbias = 2.5 VCpa = 47 fF
Vbias = 4.0 VCpa = 133.5 fF
Vbias = 3.0 VCpa = 74 fF(G+)
Vbias = 5.0 VVbias = 4.5 VCpa = 99.5 fF
Vbias = 3.0 VCpa = 35.5 fF
Cpa = 257 fF (G+)
Vbias = 3.0 VCpa = 57 fF
図 21 CMOS-MEMS 加速度センサの概略図
可動方向ストッパ
折れ曲がりばね
可動電極
SiO2膜
固定電極
CMOS LSIMEMS
LSI
14
図 22 検討したセンサ回路の動作原理
図 23 CMOS-MEMS 加速度センサの回路図
ステージ 検討したセンサ回路の動作原理
(I)
(II)
(III)
qm
差動増幅回路ゲイン:A
入力
MEMS加速度センサ容量 : Cm
LSI参照容量 : Cref
LSI読出し容量 : Ctm
SW1 SW2
出力
Vin
SW3
SW4
SW5
SW6
SW1 SW2
SW3
SW4
SW5
SW6
qr
SW1 SW2
SW3
SW4
SW5
SW6
qm
qr
Vin
Vin
Vout
Vout=A(Vm-Vref)
Vout
tm
inm
mC
VCV
inmmVCq
tr
inref
refC
VCV
LSI読出し容量 : Ctr
inrefrVCq
差動増幅回路
SW1SW2
LSI参照容量
MEMS加速度センサの等価回路
SW3
SW4LSI
読出し容量
SW5
SW6
検討したセンサ回路
(V)固定端モジュール
(III)折れ曲がりばねモジュール
(IV)EOM
モジュール
(I)加速度印加モジュール
(II)静電アクチュエータモジュール
Vin
ボルテージフォロア回路
Vout
VDD
オペアンプ
Vout
15
図 24 センサ回路の出力電圧の過渡解析結果
図 25 作製した CMOS-MEMS 加速度センサ
VDD=3.3V
Vin=3.3V
印加加速度 = 1G +/- 2G, 49Hz
シミュレーション時間 (ms)
センサ回路出力電圧
(mV
)印加加速度
(G)
100 mm
可動電極
折れ曲がりばね
ストッパ
LSI配線
折れ曲がりばね
可動電極
16
図 25に示す。作製した CMOS-MEMS 加速度センサに加速度を印加し、出力電圧を測定
した。また、本測定結果から実際のばね定数と初期ギャップを見積もり、設計パラメタ
に反映させてマルチフィジクス・シミュレーションを実施した。結果を図 26 に示す。
これより、印加加速度 3 G以下の範囲において、測定結果とシミュレーション結果がほ
ぼ一致することを確認した。本結果より、本研究で構築した統合設計技術の妥当性を証
明した。
7. 考察
本論文にて構築した CMOS-MEMS デバイスのための統合設計技術について、本技術
以外の CMOS-MEMS デバイス設計手法との比較を行った結果を表 3に示す。FEMを用
いた従来の設計手法 23)では、MEMS と LSI の設計環境が分かれており、設計に時間が
かかる。また、方程式定義モデルを用いた従来の設計手法 24, 25)では、MEMS と LSI の
同時レイアウト、同時検証が困難であった。FEM と方程式定義モデルの両方を扱う手
法 26) については、質点系および分布定数系の両方の解析が実施可能であるが、レイア
ウトパタンの自動生成、および LSI検証ツールへの対応はなされていない。本研究で構
築した統合設計技術は、MEMS デバイスのレイアウトパタンの自動生成、LSI検証ツー
ルへの対応が可能であり、既存の方程式定義モデルを用いた設計手法からさらに学術
的・工業的に一歩進んだ技術である。
図 26 作製した CMOS-MEMS 加速度センサのセンサ回路出力電圧-印加加速度特性
VDD = 3.3V
入力加速度周波数= 49 Hz
印加加速度 (G)
センサ回路出力電圧
(mV
)
シミュレーション結果測定結果
17
8. 結論
本研究は、従来の CMOS-MEMS 設計手法が抱えていた「簡便性」「有効性」「拡張性」
「妥当性」の 4 つの課題に対し、CMOS-MEMS デバイスの設計、レイアウト、検証を
全て網羅する、CMOS-MEMS デバイスのための統合設計技術を実現し、その応用とし
て、加速度計の高性能化を目指し実際の CMOS-MEMS 加速度センサに本技術を適用す
ることで、上記 4つの課題解決を達成した。
今後の展望として、本技術を適用することによって、モジュールの高機能化による多
軸加速度センサやガスセンサ等の様々な MEMS デバイスと LSI との同時設計・レイア
ウト・検証の実行可能、それらのデバイスを複数組み合わせた異種機能集積化デバイス
の実現等、今後の CMOS-MEMS 技術のさらなる発展に貢献する可能性を十分有してい
る。
表 3 CMOS-MEMS デバイス設計環境の比較
設計環境 FEMを用いた
設計手法 23)
FEMと
方程式定
義モデル
に両対応
方程式定義モデルを用いた設計手法
MEMS LSI MEMSpi
ce 26)
ラグランジ
ュ方程式
24)
Qucs
25)
本研究
LTspice Verilog-A
準拠の
HDL
MEMS デバ
イスの機構解
析
FEM - FEM
または
方程式定
義モデル
動作制約の
あるモデル
方程式定
義モデル
方程式定義
モデル
方程式定義
モデル
電子回路シミ
ュレーション
- 回路シミ
ュレータ
○ ネットリス
ト生成が必
要
○ ○ ○
マルチフィジ
クス・シミュ
レーション
外部プラグイン
モジュールが必
要
○ × ○ ○ ○
質点系の解析 ○ - ○ ○ ○ ○ ○
分布定数系の
解析
○ - ○ 既知の共振モード情報が必要
レイアウトパ
タン自動生成
個別のレイアウ
ト環境で対応可
× × × × ○
DRC・LVSへ
の対応
個別のレイアウ
ト環境
× × × × ○
18
参考文献
1) H. C. Nathanson, W. E. Newell, R. A. Wickstrom, J.R. Davis Jr, “The resonant gate transistor,”
IEEE Transactions on Electron Devices, Volume 14, Issue 3 (1967) pp. 117- 133
2) L. J. Hornbeck, “128 × 128 deformable mirror device,” IEEE Trans. Electron Devices, vol.
ED-30, No. 5 (1983) pp. 539-545
3) F Goodenough, “Airbags boom when IC accelerometer sees 50G,” Electronic Design (Aug. 8,
1991) pp. 45–56
4) J. J. Bernstein, and J. T. Borenstein, “A micromachined silicon condenser microphone with
on-chip amplifier,” Proc. Solid-State Sensor and Actuator Workshop (Hilton Head ’96) (1996)
pp. 239-243.
5) R. Ryf, J. Kim, J. P. Hickey, A. Gnauck, D. Carr, F. Pardo, C. Bolle, R. Frahm, N.
Basavanhally, C. Yoh, D. Ramsey, R. Boie, R. George, J. Kraus, C. Lichtenwalner, R. Papazian,
J. Gates, H. R. Shea, A. Gasparyan, V. Muratov, J.E. Griffith, J.A. Prybyla, S. Goyal, C.D.
White, M.T. Lin, R. Ruel, C. Nijander, S. Arney, D. T. Neilson, D. J. Bishop, P. Kolodner, S.
Pau, C. Nuzman, A. Weis, B. Kumar, D. Lieuwen, V. Aksyuk, D. S. Greywall, T.C. Lee, H.T.
Soh, W.M. Mansfield, S. Jin, W.Y. Lai, H.A. Huggins, D.L. Barr, R.A. Cirelli, G. R. Bogart, K.
Teffeau, R. Vella, H. Mavoori, A. Ramirez, N.A. Ciampa, F.P. Klemens, M.D. Morris, T. Boone,
J.Q. Liu, J.M. Rosamilia, and C. R. Giles, “1296-port MEMS Transparent Optical CrossConnect
with 2.07Petabit/s Switch Capacity,” Proc. Optical Fiber Communication Conf., (2001)
Postdeadline Paper PD28, pp. 1–3
6) R. N. Candler, M. Hopcroft, B. Kim, W.-T. Park, R. Melamud, M. Agarwal, G. Yama, A.
Partridge, M. Lutz, and T. W. Kenny, “Long-Term and Accelerated Life Testing of a Novel
Single-Wafer Vacuum Encapsulation for MEMS resonators,” J. Microelectromech. Syst., Vol.
15, Issue 6 (2006) pp. 1446 – 1456
7) W. Henrion, L. DiSanza, M. Ip, S. Terry, and H. Jerman, “WIDE DYNAMIC RANGE
DIRECT DIGITAL ACCELEROMETER,” Tech. Dig. 4th Solid-State Sensor and Actuator
Workshop (1990) pp. 153-157
8) D. J. Hayes, D. B. Wallace, and W. R. Cox, “MicroJet Printing of Solder and Polymers for
Multi-Chip Modules and Chip-Scale Packages,” Proc. SPIE THE INTERNATIONAL
SOCIETY FOR OPTICAL ENGINEERING (1999) pp. 242-247
9) J. Chae, H. Kulah, and K. Najafi, “A HYBRID SILICON-ON-GLASS (SOG) LATERAL
MICRO-ACCELEROMETER WITH CMOS READOUT CIRCUITRY,” Proc. The Fifteenth
IEEE Int. Conf. Micro Electro Mechanical Systems 2002 (MEMS 2002) (2002) pp. 623-626
10) -Axis
MEMS-based Accelerometer,” Proc. Instrumentation and Measurement Technology Conf.,
(2007) pp. 1-6
11) K. Machida and H. Morimura, “Integrated CMOS-MEMS Technology and its Application,”
Ext. Abstr. 2010 Int. Conf. Solid State Devices and Materials (SSDM 2010) (2010) pp. 818-819
12) Technol. Working Group Rep., International Technology Roadmap for Semiconductors
(2011) [Online]. Available: http://www.itrs.net/Links/2011ITRS/Home2011.htm (Last accessed
Aug. 14th, 2014)
13) 石原 昇，天川 修平，益 一哉，”CMOS 集積回路と MEMS の融合，” 電子情
報通信学会誌，Vol. 93, No. 11 (2010) pp. 928-932
19
14) H. Baltes, O. Brand, A. Hierlemann, D. Lange, and C. Hagleitner, “CMOS MEMS –
PRESENT AND FUTURE” Proc. The Fifteenth IEEE Int. Conf. Micro Electro Mechanical
Systems 2002 (MEMS 2002) (2002) pp. 459-466
15) Stephen D. Senturia, “Simulation and design of microsystems: a 10-year perspective”,
Sensors and Actuators A: Physical, Vol 67, No. 1 (1998) pp.1-7
16) T. Konishi, K. Machida, K. Masu, and H. Toshiyoshi, “Multi-physics Equivalent Circuit
Models for MEMS Sensors and Actuators,” ECS Transactions, Vol. 50, No. 14 (2012) pp 55-62
17) T. Konishi, K. Machida, S. Maruyama, M. Mita, K. Masu, and H. Toshiyoshi, “A
Single-platform Simulation and Design Technique for CMOS-MEMS Based on a Circuit
Simulator with Hardware Description Language,” IEEE/ASME J. Microelectromech. Syst. Vol.
22, Issue 3 (2013) pp 755-767
18) T. Konishi, D. Yamane, T. Matsushima, G. Motohashi, K. Kagaya, H. Ito, N. Ishihara, H.
Toshiyoshi, K. Machida, and K. Masu, “Novel Sensor Structure and its Evaluation for
Integrated Complementary Metal Oxide Semiconductor Microelectromechanical Systems
Accelerometer,” Jpn. J. Appl. Phys. Vol. 52, No. 6S (2013) 06GL04
19) T. Konishi, D. Yamane, T. Matsushima, K. Masu, K. Machida, and H. Toshiyoshi, “An
arrayed accelerometer device of a wide range of detection for integrated CMOS–MEMS
technology”, Jpn. J. Appl. Phys. Vol. 53, No. 2 (2014) 027202
20) T. Konishi, D. Yamane, T. Matsushima, K. Masu, K. Machida, and H. Toshiyoshi, “A
capacitive CMOS–MEMS sensor designed by multi-physics simulation for integrated CMOS–
MEMS technology,” Jpn. J. Appl. Phys. Vol. 53, No. 4S (2014) 04EE15
21) LTspice IV, Linear Technology [Online].
Available:http://www.linear-tech.co.jp/designtools/software/ (Last accessed Nov. 14th, 2014)
22) Cadence Custom IC Design [Online]. Available:
http://www.cadence.com/products/cic/Pages/default.aspx (Last accessed Nov. 14th, 2014)
23) M. Gyimesi, I. Avdeev, and D. Ostergaard, “Finite-element simulation of
micro-electromechanical systems (MEMS) by strongly coupled electromechanical transducers,”
IEEE Trans. Magn., vol. 40, no. 2 (2004) pp. 557–560
24) Y. Nishimori, H. Ooiso, S. Mochizuki, N.o Fujiwara, T. Tsuchiya, and G. Hashiguchi , “A
multiple Degrees of Freedom Equivalent Circuit for a Comb-Drive Actuator,” Jpn. J. App. Phys.
Vol. 48 (2009) 124504.
25) 丸山智史, “MEMS静電アクチュエータの時分割駆動・変位計測インターフェース
回路に関する研究”, 博士論文, 東京大学 (2012)
26) 望月 俊輔, 水田 千益， “コンパクトモデル・マクロモデルによる MEMS/電子
回路の連成シミュレーション，” 電気学会論文誌 E（センサ・マイクロマシン部門誌）,
Vol. 134, No. 11 (2014) pp.349-356