Vittorio Zaccaria - Curriculum Vitae

Aggiornato al 7 aprile 2012.

1 Dati personali

Nome e Cognome: Vittorio ZaccariaData di nascita: 10 luglio 1973Luogo di nascita: Napoli, ItaliaIndirizzo di residenza: Cernobbio (CO), Italia.Telefono: +39-339-5266808E-mail: zaccaria@elet.polimi.iturl: http://home.dei.polimi.it/zaccaria/

2 Risultati scientifici internazionali

101H-index1 libro e 10 capitoli di libri internazionali.Libri10 articoli da rivista pubblicati e/o accettati per la pubblicazione, di cui 4 IEEE o ACMRivisteTransactions.31 articoli pubblicati e/o accettati per la pubblicazione in conferenze e simposi interna-Conferenzezionali.10 articoli pubblicati e/o presentati in workshop internazionali.Workshops2 brevetti europei e 2 brevetti statunitensi.Brevetti

3 Studi

Dottorato di Ricerca in Ingegneria Informatica e Automatica, rilasciato dal Dipartimen-2002to di Elettronica e Informazione del Politecnico di Milano il 15 novembre 2002. Titolo te-si: Power exploration methodologies for VLIW embedded systems (Metodologie di stimaesplorazione della potenza dissipata da architetture VLIW), relatore: Prof. Mariagiovan-na Sami, correlatori: Prof. Donatella Sciuto e Prof. Cristina Silvano.Laurea in Ingegneria Informatica, conseguita l’8 giugno 1998 presso il Politecnico di Mi-1998lano con la votazione di 96/100 discutendo la tesi dal titolo: Un file system distribuito adagenti (relatore Prof. Vincenzo Piuri), sviluppata presso il Dipartimento di Elettronica eInformazione del Politecnico di Milano.

1 Metrica suggerita da Jorge E. Hirsch (UCSD) per la valutazione della qualità della ricerca. H-index = h

se h su Np articoli hanno almeno h citazioni e le rimanenti (Np − h) pubblicazioni hanno un massimo di hcitazioni ciascuna. L’H-index in questione è stato calcolato con Google Scholar (http://scholar.google.com) il 4Gennaio 2009.

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4 Carriera

Ricercatore di ruolo. Da marzo 2011 è ricercatore di ruolo presso il Dipartimento di Elet-2011-tronica e Informazione del Politecnico di Milano. È attualmente coinvolto nella ricercae sviluppo di metodologie per la design space exploration di architetture many-core, ge-stione run-time delle risorse, paradigmi per lo sviluppo di applicazioni parallele. Taleattività di ricerca copre diversi livelli di astrazione, fra cui quello architetturale, di com-pilazione e di sistema operativo. È inoltre coinvolto nel progetto FP7 intitolato PARallelPAradigms and Run-time MAnagement techniques for Many-core Architectures (2PAR-MA).Ricercatore a tempo determinato. Da novembre 2009 a febbraio 2011 è stato ricercatore a2009-2011tempo determinato presso il Dipartimento di Elettronica e Informazione del Politecnicodi Milano. In questo periodo è stato coinvolto nella ricerca e sviluppo di metodologie perla design space exploration di architetture avanzate.Assegnista di ricerca. Da giugno 2007 a ottobre 2009 è stato collaboratore alla ricerca2007-2009nel System Architectures Group del Dipartimento di Elettronica e Informazione del Po-litecnico di Milano. Da novembre 2007 a novembre 2009 è stato inoltre titolare di unassegno di ricerca presso lo stesso dipartimento. In tale periodo è stato coinvolto nellaricerca e sviluppo di metodologie per la design space exploration di architetture avanzatenell’ambito del progetto europeo MULTICUBE approvato all’interno del settimo program-ma quadro (titolo esteso: Multi-objective design space exploration of multi-processor SoCarchitectures for embedded multimedia applications).Research and Development Engineer. Da maggio 2004 fino a marzo 2007 è stato Resear-2004-2007ch and Developement Engineer presso l’Advanced Architecture Research group, Advan-ced System Technology (STMicroelectronics), Lugano (Svizzera). In tale attività è statocoinvolto nella specifica architetturale e nel progetto di multi-processori con particolareenfasi sui paradigmi di programmazione orientati allo streaming. Inoltre ha lavorato al-la specifica architetturale e alla piattaforma di simulazione per la famiglia di processoriST200 e, in particolare, alla validazione ed esplorazione architetturale per sistemi SMPbasati su ST200. È stato inoltre coinvolto nella specifica di estensioni secure-storage e divirtualizzazione per la stessa famiglia di prodotti nonché nello sviluppo di applicazionie prototipi di ricerca industriale.Research Consultant. Da aprile 2003 ad aprile 2004 è stato Research Consultant nel2003-2004gruppo Low Power System Design presso Advanced System Technologies (STMicroelec-tronics), Agrate Brianza. In questo periodo ha diretto la ricerca e sviluppo di strumentie metodologie per il progetto di Networks on Chip (NoC) industriali a bassa dissipazionedi potenza. In particolare, ha lavorato alla specifica, pianificazione e implementazionedei workflow di stima e caratterizzazione della potenza del sistema di interconnessioneSTBus.Ricercatore Post-doc. Dal dicembre 2001 a marzo 2003 è stato ricercatore post-doc nel2001-2003Dipartimento di Elettronica e Informatica del Politecnico di Milano per l’attività di ricer-ca intitolata: Stima della potenza ed esplorazione dello spazio architetturale a livello disistema per System on Chip. Durante questa attività sono state studiate diverse strategieper la ricerca di configurazioni di sistema ottime dati un insieme di vincoli su potenza eperformance.Studente di dottorato. Da marzo 1999 a dicembre 2001, è stato studente di dottorato ed1999-2001

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ha partecipato al progetto Methodologies for Power Estimation for VLIW Machines, svol-to in collaborazione con l’Advanced System Technology Division di STMicroelectronics.Durante questa attività è stato sviluppato un framework di stima e ottimizzazione dellapotenza per architetture VLIW.

5 Didattica

5.1 Titolarità corsi

• Titolare del corso di Informatica B (Sezione S-Z), Laurea di primo livello in Inge-gneria Meccanica ed Energetica, Anno accademico 2010/2011.

5.2 Seminari didattici

• Master of Science in Electrical Engineering - University of Illinois at Chicago(UIC) and Politecnico di Milano. Ciclo di seminari didattici nell’ambito del corsoAdvanced Computer Architectures, (corso tenuto dal prof. D. Sciuto). Anni Accade-mici 1999/2000, 2000/2001, 2001/2002.

• Master of Engineering of Embedded Systems - Advanced Learning Institute - Lu-gano. Ciclo di seminari didattici nell’ambito del corso Architectures, (corso tenutodal prof. M. Sami). Anni 2001 e 2002.

• Facoltà di Ingegneria, Politecnico di Milano

– Seminari didattici nel corso di Informatica B, (corso tenuto dal Prof. D. Arda-gna). Anno accademico 2009/2010.

– Ciclo di seminari didattici nell’ambito del corso: Architectures for MultimediaSystems, (corso tenuto dal prof. C. Silvano), Anno Accademico 2009/2010.

– Ciclo di seminari didattici nell’ambito del corso: Informatica ed elementi diinformatica medica, (corso tenuto dal prof. G. Palermo), Anno Accademico2009/2010.

– Ciclo di seminari didattici nell’ambito del corso: Architetture dei calcolato-ri e sistemi operativi, (corso tenuto dal prof. C. Silvano), Anno Accademico2009/2010.

– Seminari didattici tematici su VLIW e processori superscalari invitati nell’ambitodel corso di Architetture per sistemi multimediali, (corso tenuto dal Prof. C.Silvano). Anno accademico 2008/2009.

– Seminari didattici nel corso di Informatica B, (corso tenuto dal Prof. D. Arda-gna). Anno accademico 2008/2009.

– Seminari didattici tematici su Design Of Experiments e Response Surface Mo-deling invitati nell’ambito del corso Metodologie di progetto hardware/software,(corso tenuto dal Prof. C. Silvano). Anno accademico 2007/2008.

– Ciclo di seminari didattici nell’ambito dei corsi di Sistemi operativi 1, (corsotenuto dal prof. W. Fornaciari). Anno Accademico 2000/2001.

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– Ciclo di seminari didattici nell’ambito del corso: Calcolatori Elettronici , (corsotenuto dal prof. M. Sami). Anno Accademico 2001/2002.

– Ciclo di seminari didattici nell’ambito del corso: Calcolatori Elettronici, (corsotenuto dal prof. A. Antola). Anno Accademico 2002/2003.

6 Altre attività didattiche

Nel 2001 ha conseguito l’abilitazione all’insegnamento di Informatica (Classe di ConcorsoA042) nelle scuole secondarie statali di II grado con inserimento nella posizione n. 49 del-la relativa graduatoria di merito del 14 giugno 2001, pubblicata dalla Direzione ScolasticaRegionale della Lombardia.

Dal 1999 ha coordinato le attività progettuali e di ricerca degli studenti del corso diLaurea in Ingegneria Informatica, Elettronica e delle Telecomunicazioni nello sviluppodi tesi presso Politecnico di Milano e del Master of Science in Embedded Systems pressoALaRI (Advanced Learning and Research Institute) Università della Svizzera Italiana. Ilavori di tesi sono stati svolti presso il laboratorio di Microarchtetture del Dipartimentodi Elettronica e Informazione del Politecnico di Milano, presso ALaRI e presso il gruppoAdvanced System Technology di STMicroelectronics (Lugano, Grenoble, Milano).

7 Riconoscimenti nazionali ed internazionali

Nel 2002, ha ricevuto il premio della fondazione Dimitris N. Chorafas per lo straordinario2002contributo del suo lavoro di ricerca allo stato dell’arte.Nel luglio 2002 ha ricevuto un contributo Giovani Ricercatori dal Politecnico di Milano2002per il progetto Metodologie di stima e ottimizzazione della potenza di sistemi digitali ba-sati su microprocessore.Nel 2010 ha ricevuto, insieme ai suoi collaboratori, l’HiPEAC Paper Award per il lavoro2010A Correlation-Based Design Space Exploration Methodology for Multiprocessor Systems-on-Chip, by Giovanni Mariani, Gianluca Palermo, Vittorio Zaccaria, Aleksandar Branko-vic, Jovana Jovic and Cristina Silvano, pubblicato a DAC 2010.

8 Attività di ricerca

L’attività di ricerca è prevalentemente svolta nei settori delle architetture dei sistemi dielaborazione basati su microprocessore e delle metodologie di automazione del progettodi circuiti VLSI (Very Large Scale Integration) e di sistemi digitali, con specifico riferimen-to a tecniche di stima e progettazione a bassa dissipazione di potenza e a metodologie diprogetto congiunto hardware/software per sistemi dedicati.

In particolare, le problematiche trattate durante l’attività di ricerca possono esserearticolate nelle seguenti tematiche:

• Metodologie di stima e ottimizzazione della potenza dissipata nei sistemi digitali.Scopo della ricerca è lo sviluppo di tecniche di progetto per le fasi di analisi e sinte-si dei circuiti e sistemi digitali che siano finalizzate alla riduzione del consumo di

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potenza e che operino ai più alti livelli di astrazione. L’attività di ricerca è indiriz-zata verso due aree principali: stima e ottimizzazione della potenza dissipata. Letecniche di stima e ottimizzazione proposte sono rivolte ad architetture basate suprocessori VLIW (Very Long Instruction Word).

• Metodologie di esplorazione architetturale nei sistemi digitali. Scopo della ri-cerca è lo studio di tecniche di esplorazione ad alto livello di astrazione delle ar-chitetture dei sistemi digitali on-chip. In particolare, l’analisi è indirizzata versol’esplorazione dello spazio dei parametri relativi alle architetture dei multi-processori,dei sotto-sistemi di memoria e di interconnessione. Le tecniche di esplorazione pro-poste sono basate su algoritmi di ottimizzazione multi-obiettivo e metriche di stimaenergia/ritardo.

• Metodologie di specifica, validazione e implementazione di sistemi digitali dedi-cati paralleli. In tale ricerca sono studiate metodologie avanzate per la specifica eprogettazione di sistemi dedicati paralleli. Una parte di questa ricerca è costitui-ta nell’estensione architetturale e nella modellazione simulation-based di sistemiparalleli a condivisione di memoria con un particolare riferimento a tematiche disicurezza. La rimanente parte di questa ricerca si concentra su tecniche di spe-cifica e implementazione di applicazioni parallele streaming-based per le quali èstato sviluppato un nuovo linguaggio parallelo (xSTreamC) ed il relativo supportorun-time.

In tali aree di ricerca, i temi centrali dell’esplorazione hanno portato alla definizionedi metodologie e strumenti di analisi e di sintesi ai diversi livelli di astrazione. Le fasidi definizione della metodologia, progettazione e implementazione sono da considerar-si fortemente interconnesse, nell’intento di raggiungere un compromesso tra i diversiparametri prestazionali del dispositivo, nel rispetto dei vincoli di progetto. Durante laricerca svolta, particolare enfasi è stata rivolta all’applicabilità delle tecniche proposteper l’ottimizzazione delle fasi di progettazione dei circuiti e sistemi complessi ad alteprestazioni. L’attenzione è stata focalizzata su tecniche automatiche di supporto allaprogettazione operanti ad alti livelli di astrazione.

L’attività di ricerca è iniziata durante gli studi di dottorato e post-doc (anni 1998-2003) dove si è focalizzata sulla stima e l’ottimizzazione della potenza dissipata dal soft-ware su processori dedicati paralleli. Le competenze acquisite in questo periodo sonopoi divenute una base seminale del successivo effort di R&D industriale (anni 2003-2007)presso i laboratori di ricerca avanzata di STMicroelectronics. Tale effort è stato orien-tato all’identificazione di sistemi dedicati paralleli, ottimali dal punto di vista del rap-porto potenza dissipata/prestazioni. L’attività di ricerca è poi proseguita (dal 2007 finoad oggi) presso il Politecnico di Milano focalizzandosi sull’esplorazione architetturale el’ottimizzazione robusta.

Le attività di ricerca sono state svolte in collaborazione con altre Università italiane estraniere (Università degli Studi di Bologna, Università della Svizzera Italiana), enti di ri-cerca (ALaRI - Advanced Learning and Research Institute) e industrie (Hewlett-Packard).

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8.1 Metodologie di stima e ottimizzazione della potenza dissipata nei sistemi digitali

Scopo della ricerca è lo sviluppo di tecniche di progetto per le fasi di analisi e sintesi deicircuiti e sistemi digitali che siano finalizzate alla riduzione del consumo di potenza e cheoperino ai più alti livelli di astrazione. L’attività di ricerca è indirizzata verso due areeprincipali: stima e ottimizzazione della potenza dissipata. La fase di ottimizzazione dellapotenza è molto più efficace quando è strettamente integrata con l’analisi di potenza, inmodo da rendere più vasta possibile la ricerca di soluzioni ottime. Le tecniche di stima eottimizzazione proposte sono rivolte a sistemi dedicati e architetture con parallelismo alivello di istruzione (ILP).

In particolare le metodologie proposte sono indirizzate alle architetture basate suprocessori VLIW (Very Long Instruction Word), in grado di eseguire (in modalità ge-neralmente pipelined) un insieme di istruzioni esplicitamente parallele in ogni ciclo diclock. In un processore VLIW, la fase di scheduling delle istruzioni parallele che formanol’istruzione lunga viene realizzata staticamente dal compilatore.

Per quanto riguarda le problematiche di stima, obiettivo della ricerca è la definizionedi un ambiente di stima della potenza dissipata a livello sistema e dei relativi strumen-ti automatici di supporto alla progettazione. Strumenti di stima della potenza operantia partire ad alto livello sono necessari nell’esplorazione dello spazio architetturale, per-mettendo di confrontare diverse alternative di progetto prima di passare alle fasi di sinte-si delle diverse soluzioni. Pertanto l’accuratezza relativa delle stime ad alto livello risultamolto più importante dell’accuratezza assoluta.

Relativamente alle tecniche di ottimizzazione della potenza dissipata, la ricerca è statafinalizzata alla definizione di metodi di ottimizzazione per la riduzione della potenzadissipata operanti a livello sistema.

8.1.1 Metodologie di stima dell’energia a livello di istruzione per architetture VLIW de-dicate

Obiettivo primario della ricerca è la definizione di una metodologia di stima della poten-za dissipata a livello di istruzione per sistemi dedicati basati su microprocessori dotatidi parallelismo a livello di istruzione (ILP). La classe di microprocessori studiata è quelladei processori VLIW. Obiettivo del lavoro di ricerca è ridurre la complessità del problemadella caratterizzazione in potenza a livello di istruzione nei processori VLIW. Il modellodi energia proposto per il processore è un modello analitico, che tiene conto sia di pa-rametri a livello software (come l’ordinamento delle istruzioni, la probabilità di stallodella pipeline, e la probabilità di un fallimento nell’accesso alla cache istruzioni) sia diparametri a livello micro-architetturale (come il consumo per istruzione dei singoli sta-di della pipeline e delle singole unità funzionali). Nel modello proposto, l’esecuzione diun’istruzione è proiettata su due assi: un asse temporale ed uno spaziale. La proiezio-ne temporale traccia l’evoluzione dell’istruzione lunga attraverso gli stadi della pipeline,e permette di calcolare l’energia associata ad un’istruzione come somma dei contributienergetici dovuti ad ogni stadio della pipeline coinvolto nell’esecuzione dell’istruzionestessa. La proiezione spaziale traccia invece l’uso delle risorse (unità funzionali) del pro-cessore all’interno del singolo stadio della pipeline. Il modello sfrutta la proiezione spa-ziale per decomporre l’energia di uno stadio nella somma dei contributi energetici dovutia ciascuna istruzione coinvolta nell’esecuzione parallela.

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La metodologia di livello sistema proposta fornisce accurate informazioni sul con-sumo energetico associato al data-path di un processore VLIW durante una simulazio-ne a livello di istruzione (Instruction Set Simulation) di un programma, tenendo contodel costo energetico ricavato a livello RT (Register Transfer) dai diversi moduli micro-architetturali e considerando gli accessi al banco di registri, gli stalli della pipeline e i fal-limenti nell’accesso alle memorie cache. La ricerca è stata svolta nell’ambito del progetto:Metodologie di stima della potenza nelle architetture VLIW sviluppato presso il Politec-nico di Milano in collaborazione con STMicroelectronics (Advanced System TechnologyDivision). In tale contesto, il modello di potenza proposto per processori VLIW è statointegrato in un ambiente di progetto industriale basato sul microprocessore Lx/ST200,sviluppato congiuntamente da Hewlett-Packard e STMicroelectronics per applicazionidedicate in ambito multimediale.

In questo campo di ricerca, è stata inoltre studiata la specifica e l’implementazionedi flussi di caratterizzazione e stima della potenza dissipata da reti di interconnessio-ne per sistemi VLIW paralleli. In particolare, sono stati sviluppati modelli di consumoenergetico per il sistema di interconnessione ad alte prestazioni STBus, sviluppato daSTMicroelectronics.

I risultati di tale attività sono stati pubblicati nei seguenti lavori (si veda elenco dellepubblicazioni):

• Libri internazionali: [B1]

• Capitoli di libri internazionali: [L10]

• Riviste internazionali: [R4, R7, R9]

• Conferenze internazionali: [C22, C23, C30, C31, C34, C36, C37]

Durante tale attività è stata sviluppata un’applicazione industriale di caratterizzazio-ne e stima run-time della potenza dissipata da reti di interconnessione STBus.

8.1.2 Metodologie di ottimizzazione della potenza dissipata in architetture dedicate

Tecniche di progetto a bassa dissipazione di potenza sono largamente impiegate durantelo sviluppo di microprocessori dotati di parallelismo a livello di istruzione (ILP). Obiet-tivo principale di questa parte della ricerca è stata la definizione di tecniche di progettofinalizzate alla riduzione dei consumi nei microprocessori VLIW pipelined, preservandole prestazioni. Le tecniche di ottimizzazione proposte sono state focalizzate sui seguentidue argomenti:

• Ottimizzazione della fase di forwarding. In generale, per risolvere la maggior partedei conflitti sui dati introdotti dall’esecuzione pipelined delle istruzioni, i micropro-cessori utilizzano la soluzione hardware basata sul forwarding o anticipo dei risul-tati, che fornisce gli operandi dai registri inter-stadio della pipeline direttamenteagli ingressi delle unità funzionali.

Gli operandi sono successivamente memorizzati nel banco di registri del micropro-cessore durante lo stadio di write-back della pipeline. L’idea alla base della presenteattività di ricerca consiste nell’utilizzare i registri e i percorsi di forwarding per ri-durre l’attività di commutazione nel banco di registri del microprocessore, evitando

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la scrittura/lettura delle variabili con tempo di vita breve. Nei sistemi dedicati, evi-denza sperimentale ha dimostrato che un numero significativo di variabili presentatempo di vita breve, cioè il tempo di vita della variabile (dalla sua prima definizioneal suo ultimo uso) riguarda solo poche istruzioni. I valori delle variabili a vita brevepossono essere letti direttamente dai registri di forwarding, evitando la scrittura nelbanco di registri da parte dell’istruzione che li ha generati, e la successiva letturadel banco di registri, da parte dell’istruzione che utilizza detti valori.

La soluzione proposta richiede l’introduzione di circuiti hardware di complessitàtrascurabile e di un tempo di ritardo aggiuntivo sul percorso critico pari ad unaporta logica elementare. La decisione se abilitare o meno la fase di write-back deirisultati nel banco di registri può essere presa durante l’esecuzione dell’istruzionedalla logica di controllo hardware o anticipata in fase di compilazione.

Al contrario dei microprocessori superscalari, per i quali la maggior pare delle de-cisioni sono prese dall’hardware in fase di esecuzione, l’applicazione della tecnicaproposta nelle architetture VLIW può essere realizzata staticamente dal compilato-re, in modo da ridurre la complessità della logica di controllo del microprocessore.La soluzione proposta è stata implementata nell’architettura Lx/ST200 e succes-sivamente estesa con l’introduzione di un livello superiore nella gerarchia di me-moria, costituito da micro-registri, visibili al compilatore, e utilizzati per variabili atempo di vita breve (in modo analogo all’uso dei registri di forwarding presenti nellapipeline) senza riservare una locazione nel banco di registri per queste variabili. Lospazio presente nel banco di registri risulta così incrementato e conseguentementerisulta ridotto lo spilling dei registri e il conseguente traffico da/verso la memoriacache.

• Ottimizzazione della fase di predizione dei salti. Il presente argomento di ricer-ca affronta la problematica dell’ottimizzazione della fase di predizione dei salti neiprocessori VLIW a bassa dissipazione di potenza. In tale ambito, è stata propostauna tecnica basata sull’idea di sfruttare il buffer di decompressione presente nellafase di prelievo dell’istruzione di un processore VLIW in modo da filtrare gli accessial predittore dei salti. Solo se è stato rilevato un salto nel buffer di decompressio-ne, la logica di predizione dei salti viene attivata, riducendo cosi il consumo di po-tenza. Per analizzare l’efficacia dell’idea proposta, la tecnica è stata implementatasull’architettura Lx/ST200 (che si basa su tecniche statiche di predizione dei salti)associandola a diversi schemi di predizione dinamica dei salti. Successivamente,l’idea di filtrare gli accessi al predittore dei salti nelle architetture VLIW è statal’introduzione di istruzioni di hint da parte del compilatore. Le istruzioni di hintfornite dal compilatore informano il processore che seguirà un’istruzione di salto epertanto il processore attiverà il predittore solo quando avverrà il salto, riducendoil numero di accessi al predittore e conseguentemente il consumo di potenza.

I risultati di tale attività sono stati pubblicati nei seguenti lavori (si veda elenco dellepubblicazioni):

– Libri internazionali: [B1]

– Riviste internazionali: [R6, R10]

– Conferenze internazionali: [C21, C25, C33]

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8.2 Metodologie di esplorazione architetturale nei sistemi digitali

Una metodologia di esplorazione dello spazio dei parametri di progetto a livello di siste-ma è di fondamentale importanza per valutare il raggiungimento dei requisiti di velo-cità e potenza dissipata nei sistemi digitali. Scopo principale della ricerca e migliorarel’efficienza della fase di esplorazione architetturale in modo da convergere velocementeverso una configurazione sub-ottima del sistema, senza dover realizzare l’analisi esau-stiva dello spazio dei parametri. L’architettura del sistema obiettivo comprende il proces-sore, la gerarchia di memoria e il sistema di interconnessione. La metodologia propostasi basa su tecniche euristiche di esplorazione dello spazio dei parametri.

Le tecniche euristiche di esplorazione sono integrate in un ambiente di simulazione alivello di sistema, nel quale è realizzato un profiling dinamico degli accessi alla memoria,che consente di tracciare l’esecuzione del software in termini di attività di transizione sulbus di sistema e di filtrare le tracce così ottenute attraverso un modello comportamen-tale dei moduli del sistema. Le tracce ottenute dall’esecuzione di programmi applicatividi benchmark sono state analizzate da una prospettiva congiunta energia/ritardo, pervalutare il costo associato alle diverse configurazioni architetturali. Il calcolo dei ritardiè stato ricavato direttamente dall’ambiente di simulazione adottato, accurato a livello diciclo di clock, mentre i dati relativi all’accesso alle diverse risorse del sistema sono stateestratte e importate nei modelli energetici dei singoli componenti del sistema.

Nella prima fase della ricerca, è stata proposta una tecnica di esplorazione euristicache analizza la sensitività della funzione di ottimizzazione rispetto ai parametri architet-turali più rilevanti delle memorie cache (principalmente dimensione della cache, dimen-sione del blocco, e associatività), assumendo la relativa indipendenza tra tali parametri.In tal modo, il costo della fase di esplorazione progettuale cresce solo linearmente rispettoalla dimensione dello spazio dei parametri. L’efficienza della metodologia proposta è sta-ta valutata per l’esplorazione dello spazio delle architetture del sotto-sistema di memo-ria di sistemi di elaborazione basati sul processore superscalare MicroSPARC2, durantel’esecuzione di un insieme di programmi di benchmark per applicazioni multimediali.

Nella seconda fase di ricerca, sono state proposte delle tecniche euristiche per l’esplorazionedello spazio di progetto multi-obiettivo, in modo da ricavare una buona approssimazionedelle configurazioni Pareto-ottime. In tale ricerca sono state introdotte tecniche avanza-te di progettazione degli esperimenti e modellazione delle superfici di risposta. In parti-colare, sono state individuati modelli matematici di alto livello (quali reti neurali e radialbasis functions) risultati utili al fine della minimizzazione delle simulazioni di sistema.Tali tecniche sono state integrate all’interno di innovative meta-euristiche che hanno ri-scosso particolare successo nella comunità scientifica sia per problemi di ottimizzazionetradizionale che robusta rispetto alle variazioni indotte dal processo di fabbricazione.

I risultati di tale attività sono stati pubblicati nei seguenti lavori (si veda elenco dellepubblicazioni):

• Libri internazionali: [B1]

• Riviste internazionali: [R1–R3, R5, R8]

• Conferenze internazionali o workshop con proceedings: [C1–C19, C24, C26, C27, C29,C32, C35]

• Capitoli di libro internazionali: [L1–L8]

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• Workshops senza proceedings formali: [M1]

In particolare, nonostante non siano stati ancora pubblicati alla data di presentazionedella domanda, i seguenti articoli sono stati accettati per la pubblicazione:

• G. Palermo, C. Silvano, e V. Zaccaria. A variability-aware robust design space ex-ploration methodology for on-chip multiprocessors subject to application specificconstraints. ACM Transactions in Embedded Computing Systems. ACM New York,NY - USA, 2011. Accettato per la pubblicazione.

Inoltre, il candidato è responsabile dello sviluppo di Multicube Explorer, strumen-to software di esplorazione architetturale open-source per sistemi dedicati applicabilea differenti tipi di architetture. Il tool contiene algoritmi avanzati di ottimizzazionemulti-obiettivo, design-of-experiments e response-surface-modeling.

8.3 Metodologie di specifica, validazione e implementazione di sistemi digitali dedi-cati paralleli

In tale ricerca sono state studiate metodologie avanzate per la specifica e l’implementazionedi sistemi dedicati paralleli. I principali contributi di questa ricerca sono due: 1) model-lazione di sistemi dedicati paralleli, con particolare riferimento a tematiche di sicurezza,2) tecniche di specifica e implementazione di applicazioni parallele streaming-based.

8.3.1 Specifica, validazione ed esplorazione architetturale di sistemi paralleli dedicati

In tale attività, sono state studiate e sviluppate diverse metodologie per la specifica diarchitetture parallele VLIW innovative, esplorando lo spazio delle soluzioni di sistemimulti-processore on-chip che garantiscano l’esecuzione ottimale di un’applicazione. Ta-le attività è stata condotta a diversi livelli di astrazione ed ha comportato lo studio di mo-delli avanzati per la stima delle prestazioni e della potenza di sistemi multi-processore amemoria condivisa. Le tecniche di modellazione sono basate su approcci di instruction-set simulation accoppiati a modelli temporizzati dei dispositivi del sistema. Inoltre, parti-colare enfasi è stata posta sulla modellazione del traffico di dati per il mantenimento dellacoerenza delle caches del sistema multi-processore e per la modellazione della consisten-za dei dati stessi, dato che non tutti i dispositivi di memoria all’interno dell’architetturamulti-processore sono osservabili dalla rimanente parte del sistema stesso.

Durante tale attività sono anche state studiate tematiche di run-time instruction-setemulation per estendere e sfruttare le caratteristiche parallele dei processori VLIW al finedi emulare efficientemente codice scalare (ARM) non nativo.

L’attività di ricerca è stata poi indirizzata verso tematiche di modellazione di sistemidedicati sicuri. In tale ottica sono state individuate due aree di ricerca:

• Modellazione di sistemi dedicati basati su architetture secure-storage. In questoparte della ricerca, il candidato è stato responsabile per la specifica e l’implementazionedi estensioni sicure per processori dedicati. Tale attività ha generato una seriedi strumenti software e metodologie correntemente utilizzate da gruppi di ricer-ca industriali in STMicroelectronics per lo sviluppo della prossima generazione diprocessori sicuri.

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• Tecniche di stima delle performance e della potenza dissipata da algoritmi di crit-tografia e prevenzione di attacchi. In questa parte della ricerca sono stati sviluppa-ti modelli parametrici per la stima ad alto livello delle performance per una famigliadi algoritmi di crittografia AES. Tali modelli tengono conto della effettiva imple-mentazione in termini di look-up tables dei singoli algoritmi nonché del numerodelle chiamate alle funzioni di crittografia.

La ricerca ha poi analizzato come sia possibile sfruttare informazioni sulle pre-stazioni ed il profilo della potenza dissipata da un algoritmo di crittografia peridentificare le chiavi segrete contenute nell’algoritmo stesso.

I risultati di tale attività sono stati pubblicati nei seguenti lavori (si veda elenco dellepubblicazioni):

– Capitoli di libri internazionali: [L9]

– Conferenze internazionali: [C20, C28]

8.3.2 Tecniche di specifica e implementazione di applicazioni parallele streaming-based

Tale attività ha previsto lo studio e lo sviluppo di un framework di programmazione pa-rallela per sistemi multi-processore industriali. Il framework consiste nella specificadi un linguaggio parallelo avanzato (xSTreamC), orientato allo sviluppo di applicazio-ni stream-intensive, e nell’implementazione del simulatore, di porzioni del compilatoree del supporto run-time (nSTream).

Il linguaggio studiato è orientato alla descrizione di Synchronous Data Flow (SDF) gra-phs parametrizzati e riconfigurabili. Le topologie descrivibili all’interno del linguaggiospaziano da semplici pipelines a complessi intrecci di split-join. Il compilatore è in gra-do ottimizzare (fondere) e di mappare i vari kernel SDF sulla base delle risorse paralleledel sistema dedicato. In particolare, è possibile esplorare trade-offs tra soluzioni a varigradi di parallelismo in termini di prestazioni e consumo energetico. Diversi prototipidi applicazioni industriali, quali porzioni considerevoli di protocolli di comunicazionewireless, sono stati sviluppati in questo framework.

I risultati di tale attività sono stati pubblicati nei seguenti lavori (si veda elenco dellepubblicazioni):

• Workshops senza proceedings formali: [M2]

9 Innovazione, trasferimento tecnologico

Negli anni, il candidato ha lavorato su progetti industriali e di pubblico dominio (open-source) fra i quali:

1. Multicube Explorer, tool di esplorazione architetturale ritargettabile su differentiarchitetture basate su processore. Il tool contiene algoritmi di progettazione degliesperimenti e modellazione delle superfici di risposta. [open-source]

2. xSTreamC compiler e nSTream simulator, toolchain di sviluppo per applicazionibasate sul modello di programmazione streaming. [open-source]

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3. ST200-ISS, instruction set simulator per la famiglia di processori VLIW ST200 VLIW(simulazione functional e timing behavior) - kernel, device components, cache-coherency, secure-storage, co-hosting. [proprietario]

4. Tool di stima di potenza per la rete di interconnessione STBus (C/SystemC). Il toole’ attualmente parte della toolchain interna STMicroelectronics per lo sviluppo diinterconnesioni on-chip. [proprietario]

10 Partecipazione a progetti di ricerca nazionali ed internazionali

• Progetto Europeo STREP - FP7 IST Call 1: MULTICUBE - MULTI-objective designspace exploration of MULTI-processor architecture for MULTI-media applications.Posizione all’interno del progetto: Senior Research Engineer, Responsible for Re-search and Development of Exploration Tools in WP3. Partecipanti al progetto:Politecnico di Milano, DS2 (Spain), STMicroelectronics (Italy), STMicroelectronicsBeijing (China), IMEC (Belgium), ESTECO (Italy), ALaRI-USI (CH), Universidad deCantabria (Spain), Institute of Computing Technology Chinese Academy of Science(China). Durata del progetto dal 1 gennaio 2008 al 30 giugno 2010.

• Progetto Europeo MEDEA-LOMOSA+ Low-power expertise for Mobile and multi-media System Applications. Posizione all’interno del progetto: Senior ResearchEngineer. Partners: USI-ALaRI (Svizzera) e STMicroelectronics.

• Progetto FIRB codice RBNE0193K5, Posizione all’interno del progetto: Senior Resear-ch Consultant, Responsible for power conscious exploration for integrated systemsbased on network on chip.

11 Organizzazione conferenze, comitati scientifici e attività di revisione

Organizzazione di conferenze

2010 Session chair - System-level Design of Multi-Cores, DATE 2010 - Dresden, Germany.2009 Session chair - On-Chip Communic. for Multi-Core Platforms, DATE 09 - Nice,

France.2008 Local committee, MICRO 2008.

Partecipazioni a comitati tecnici di programma

2012 Program Co-Chair, 2PARMA 2012 Workshop (co-located with ARCS 2012).2010 TPC, 2PARMA 2011 Workshop (co-located with ARCS 2011).2010 TPC, NoCArch 2010.2009 TPC, 2PARMA 2010 Workshop (co-located with ARCS 2010).2009 TPC, DATE 2010 - Track A8 (Multi-Core Platforms).2009 TPC, NoCArch 2009.2008 TPC, DATE 2009 - Track A8 (Multi-Core Platforms).2008 TPC, NoCArch 2008.

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Attività di revisione scientifica

dal 2001 IEEE Transactions on Computer Aided Design of Integrated Circuits.dal 2001 IEEE Transactions on Very Large Scale of Integration Circuits.dal 2001 DATE conference.dal 2007 IC-SAMOS and SASP.dal 2009 Journal of Low Power Electronics - JOLPE.

12 Lingue conosciute

Italiano: NativoInglese: TOEFL iBT Score: 100 (su un massimo di 120) - Certificato il 23 Gennaio 2009Francese: Nozioni di base

In fede,

Cernobbio, 7 aprile 2012

Vittorio Zaccaria

13

Elenco dei brevetti aggiornato al 7 aprile 2012

Il candidato è co-autore dei seguenti brevetti (europei e americani):

[P1] M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, D. Pau, and R. Zafalon. Processor archi-tecture with variable stage pipeline. European Patent No. 1,199,629 - Patent holder:STMicroelectronics, aprile 2002.

[P2] M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, D. Pau, and R. Zafalon. Processor ar-chitecture. USA Patent No. 6,889,317 - Patent holder: STMicroelectronics, maggio2005.

[P3] A. Pagni, F. Lucini, D. Pau, A. Borneo, and V. Zaccaria. Method and apparatus fortranslating instructions of an arm-type processor into instructions for a lx-typeprocessor. European Patent No. 1,447,742 - Patent holder: STMicroelectronics,agosto 2004.

[P4] A. Pagni, F. Lucini, D. Pau, A. Borneo, and V. Zaccaria. Process for translating in-structions for an arm type processor into instructions for a lx type processor. USAPatent No. 7,243,213 - Patent holder: STMicroelectronics, luglio 2007.

Elenco delle pubblicazioni aggiornato al 7 aprile 2012

Libri internazionali

[B1] V. Zaccaria, M. Sami, D. Sciuto, e C. Silvano. Power Estimation and OptimizationMethodologies for VLIW-based Embedded Systems. Kluwer Academic Publishers- Boston/Dordrecht/London, Aprile 2003. ISBN 1-4020-7377-1, numero di pagine:203.

Riviste internazionali

[R1] C. Ykman-Couvreur, P. Avasare, G. Mariani, G. Palermo, C. Silvano, e V. Zaccaria.Linking run-time resource management of embedded multi-core platforms withautomated design-time exploration. Computers Digital Techniques, IET, 5(2):123–135. Marzo 2011. ISSN 1751-8601.

[R2] G. Palermo, C. Silvano, e V. Zaccaria. A variability-aware robust design space ex-ploration methodology for on-chip multiprocessors subject to application specificconstraints. ACM Transactions in Embedded Computing Systems. ACM New York,NY - USA, 2011. Accettato per la pubblicazione.

[R3] G. Palermo, C. Silvano, e V. Zaccaria. ReSPIR: A response surface-based paretoiterative refinement for application-specific design space exploration. IEEE Tran-sactions on Computer Aided Design of Integrated Circuits, 28(12):1816–1829. IEEE -Piscataway, NJ - USA, Dicembre 2009. ISSN 0278-0070.

14

[R4] A. Bona, M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, e R. Zafalon. Reducing the com-plexity of instruction-level power models for VLIW processors. Design Automationfor Embedded Systems, 10(1):49–67. Springer - The Netherlands, Luglio 2006. ISSN0929-5585.

[R5] G. Palermo, C. Silvano, e V. Zaccaria. Multi-objective design space exploration ofembedded systems. Journal of Embedded Computing, 1(3):305–316. IOS Press - TheNetherlands, 2005. ISSN 1740-4460.

[R6] C. Silvano, M. Monchiero, G. Palermo, M. Sami, V. Zaccaria, e R. Zafalon. Low-powerbranch prediction techniques for VLIW architectures: A compiler-hints based ap-proach. Integration, The VLSI Journal, 38(3):515–524. Elsevier - The Netherlands,Gennaio 2005. ISSN 0167-926.

[R7] L. Benini, D. Bruni, M. Chinosi, C. Silvano, V. Zaccaria, e R. Zafalon. A frameworkfor modeling and estimating the energy dissipation of VLIW-based embedded sy-stems. Design Automation for Embedded Systems, 7(3):183–203. Kluwer AcademicPublishers - Boston, Ottobre 2002. ISSN 0929-5585.

[R8] W. Fornaciari, D. Sciuto, C. Silvano, e V. Zaccaria. A sensitivity-based design spaceexploration methodology for embedded systems. Design Automation for Embed-ded Systems, 7(1):7–33. Kluwer Academic Publishers - Boston, Settembre 2002. ISSN0929-5585.

[R9] M. Sami, D. Sciuto, C. Silvano, e V. Zaccaria. An instruction-level energy modelfor embedded VLIW architectures. IEEE Transactions on Computer Aided Designof Integrated Circuits, 22(9):998–1010. IEEE - Piscataway, NJ - USA, Settembre 2002.ISSN 0278-0070.

[R10] M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, e R. Zafalon. Low-power data forwardingfor VLIW embedded architectures. IEEE Transactions on Very Large Scale Integra-tion (VLSI) Systems, 10(5):614–622. IEEE - Piscataway, NJ - USA, Ottobre 2002. ISSN1063-8210.

Capitoli di libri internazionali

[L1] P. Avasare, C. Ykman-Couvreur, G. Vanmeerbeeck, G. Mariani, G. Palermo, C. Sil-vano, e V. Zaccaria. Design space exploration supporting run-time resource ma-nagement. In Multi-objective Design Space Exploration of Multiprocessor SoC Ar-chitectures, Cristina Silvano, William Fornaciari, Eugenio Villar (Eds.), pp. 93–107.Springer Science+Businness Media, 2011. ISBN 978-1-4419-8836-2.

[L2] C. Kavka, L. Onesti, E. Rigoni, A. Turco, S. Bocchio, F. Castro, G. Palermo, C. Silvano,V. Zaccaria, G. Mariani, F. Dongrui, Z. Hao, e T. Shibin. Design space explorationof parallel architectures. In Multi-objective Design Space Exploration of Multi-processor SoC Architectures, Cristina Silvano, William Fornaciari, Eugenio Villar(Eds.), pp. 171–187. Springer Science+Businness Media, 2011. ISBN 978-1-4419-8836-2.

[L3] G. Mariani, C. Ykman-Couvreur, P. Avasare, G. Vanmeerbeeck, G. Palermo, C. Sil-vano, e V. Zaccaria. Design space exploration for run-time management of a re-configurable system for video streaming. In Multi-objective Design Space Explo-ration of Multiprocessor SoC Architectures, Cristina Silvano, William Fornaciari,

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Eugenio Villar (Eds.), pp. 189–204. Springer Science+Businness Media, 2011. ISBN978-1-4419-8836-2.

[L4] G. Palermo, C. Silvano, V. Zaccaria, E. Rigoni, C. Kavka, A. Turco, e G. Mariani. Re-sponse surface modeling for design space exploration of embedded systems. InMulti-objective Design Space Exploration of Multiprocessor SoC Architectures, Cri-stina Silvano, William Fornaciari, Eugenio Villar (Eds.), pp. 75–91. Springer Scien-ce+Businness Media, 2011. ISBN 978-1-4419-8836-2.

[L5] E. Rigoni, C. Kavka, A. Turco, G. Palermo, C. Silvano, V. Zaccaria, e G. Mariani.Optimization algorithms for design space exploration of embedded systems. InMulti-objective Design Space Exploration of Multiprocessor SoC Architectures, Cri-stina Silvano, William Fornaciari, Eugenio Villar (Eds.), pp. 51–73. Springer Scien-ce+Businness Media, 2011. ISBN 978-1-4419-8836-2.

[L6] C. Silvano, W. Fornaciari, G. Palermo, V. Zaccaria, F. Castro, M. Martinez, S. Boc-chio, R. Zafalon, P. Avasare, G. Vanmeerbeeck, C. Ykman-Couvreur, M. Wouters,C. Kavka, L. Onesti, A. Turco, U. Bondi, G. Mariani, H. Posadas, E. Villar, C. Wu,F. Dongrui, e Z. Hao. The multicube design flow. In Multi-objective Design SpaceExploration of Multiprocessor SoC Architectures, Cristina Silvano, William Forna-ciari, Eugenio Villar (Eds.), pp. 3–17. Springer Science+Businness Media, 2011. ISBN978-1-4419-8836-2.

[L7] C. Silvano, W. Fornaciari, G. Palermo, V. Zaccaria, F. Castro, M. Martinez, S. Boc-chio, R. Zafalon, P. Avasare, G. Vanmeerbeeck, C. Ykman-Couvreur, M. Wouters,C. Kavka, L. Onesti, A. Turco, U. Bondi, G. Mariani, H. Posadas, E. Villar, C. Wu,F. Dongrui, Z. Hao, e T. Shibin. Multicube: Multi-objective design space explora-tion of multi-core architectures. In Lecture Notes in Electrical Engineering, Vol.57 - Selected Papers from VLSI 2010 Annual Symposium, N. Voros et al. (Eds.), pp.47–63. Springer Science+Businness Media, 2011. ISBN 978-94-007-1487-8.

[L8] C. Silvano, W. Fornaciari, S. Crespi Reghizzi, G. Agosta, G. Palermo, V. Zaccaria,P. Bellasi, F. Castro, S. Corbetta, A. Di Biagio, E. Speziale, M. Tartara, D. Melpignano,J.M. Zins, D. Siorpaes, H. Huebert, B. Stabernack, J. Brandenburg, M. Palkovic, P. Ra-ghavan, C. Ykman-Couvreur, A. Bartzas, S. Xydis, D. Soudris, T. Kempf, G. Ascheid,R. Leupers H. Meyr, J. Ansari, P. Mahonen, e B. Vanthournout. 2parma: Parallelparadigms and run-time management techniques for many-core architectures. InLecture Notes in Electrical Engineering, Vol. 57 - Selected Papers from VLSI 2010Annual Symposium, N. Voros et al. (Eds.), pp. 65–79. Springer Science+BusinnessMedia, 2011. ISBN 978-94-007-1487-8.

[L9] G. Bertoni, L. Breveglieri, M. Monchiero, G. Palermo, e V. Zaccaria. A power attackmethodology to AES based on induced cache misses: Procedure, evaluation andpossible countermeasures. In New Trends in Cryptographic Systems, N. Nedjahand L.M. Mourelle (Eds.), pp. 37–52. Nova Science Publishers, 2006. ISBN 1-59454-977-X.

[L10] A. Bona, V. Zaccaria, e R. Zafalon. System level power modeling and simulation ofhigh-end industrial network-on-chip. In Ultra Low-Power Electronics and Design,E. Macii (ed.), pp. 233–254. Springer US, 2004. ISBN 1-4020-8075-1.

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Conferenze internazionali

[C1] G. Mariani, G. Palermo, V. Zaccaria, e C. Silvano. Arte: an application-specific run-time management framework for multi-core systems. In Proceedings of SASP 2011:IEEE Symposium on Application Specific Processors, pp. 86 – 93, San Diego, CA -USA, Giugno 5-6, 2011.

[C2] D. Matos, G. Palermo, V. Zaccaria, C. Reinbrecht, A. Susin, C. Silvano, e L. Carro.Floorplanning-aware design space exploration for application-specific hierarchi-cal networks on-chip. In Proceedings of NoCArc 2011: 4th International Workshopon Network on Chip Architectures, pp. 31–36, Porto Alegre, Brazil, Dicembre 4-5,2011.

[C3] C. Silvano, W. Fornaciari, S. Crespi Reghizzi, G. Agosta, G. Palermo, V. Zaccaria,P. Bellasi, F. Castro, S. Corbetta, E. Speziale, D. Melpignano, J.M. Zins, D. Siorpaes,H. Huebert, B. Stabernack, J. Brandenburg, M. Palkovic, P. Raghavan, C. Ykman-Couvreur, A. Bartzas, D. Soudris, T. Kempf, G. Ascheid, H. Meyr, J. Ansari, P. Ma-honen, e B. Vanthournout. Parallel paradigms and run-time management tech-niques for many-core architectures: 2parma approach. In Proceedings of INDIN2011: IEEE Conference on Industrial Informatics, pp. 835–840, Caparicia, LisbonPortugal, Luglio 26-29, 2011.

[C4] A. Gellert, A. Florea, L. Vintan, G. Palermo, V. Zaccaria, e C. Silvano. Energy-performance design space exploration of smt architectures exploiting selective loadvalue predictions. In Proceedings of DATE 2010: IEEE Design, Automation and TestConference in Europe, pp. 271–274, Dresden, Germany, Marzo 8-12, 2010.

[C5] G. Mariani, P. Avasare, G. Vanmeerbeeck, C. Ykman-Couvreur, G. Palermo, C. Sil-vano, e V. Zaccaria. An industrial design space exploration framework for sup-porting run-time resource management on multi-core systems. In Proceedings ofDATE 2010: IEEE Design, Automation and Test Conference in Europe, pp. 196–201,Dresden, Germany, Marzo 8-12, 2010.

[C6] V. Zaccaria, G. Palermo, F. Castro, C. Silvano, e G. Mariani. Multicube explorer: Anopen source framework for design space exploration of chip multi-processors. InProceedings of 2PARMA: Workshop on Parallel Programming and Run-time Mana-gement Techniques for Many-core Architectures, pp. 325–331, Hannover, Germany,Febbraio 22, 2010.

[C7] G. Mariani, A. Brankovic, J. Jovic, G. Palermo, V. Zaccaria, e C. Silvano. A correlation-based design space exploration methodology for multi-processor systems-on-chip.In Proceedings of DAC 2010: Design Automation Conference, pp. 120–125, Anaheim,CA - USA, Giugno 13-18, 2010.

[C8] C. Silvano, W. Fornaciari, G. Palermo, V. Zaccaria, F. Castro, M. Martinez, S. Boc-chio, R. Zafalon, P. Avasare, G. Vanmeerbeeck, C. Ykman-Couvreur, M. Wouters,C. Kavka, L. Onesti, A. Turco, U. Bondi, G. Mariani, H. Posadas, E. Villar, C. Wu,F. Dongrui, Z. Hao, e T. Shibin. Multicube: Multi-objective design space explo-ration of multi-core architectures. In Proceedings of ISVLSI 2010: IEEE AnnualSymposium on VLSI, pp. 488–493, Lixouri, Kefalonia - Greece, Luglio 5-7, 2010.

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[C9] C. Silvano, W. Fornaciari, S. Crespi Reghizzi, G. Agosta, G. Palermo, V. Zaccaria,P. Bellasi, F. Castro, S. Corbetta, A. Di Biagio, E. Speziale, M. Tartara, D. Siorpaes,H. Huebert, B. Stabernack, J. Brandenburg, M. Palkovic, P. Raghavan, C. Ykman-Couvreur, A. Bartzas, S. Xydis, D. Soudris, T. Kempf, G. Ascheid, R. Leupers H. Meyr,J. Ansari, P. Mahonen, e B. Vanthournout. 2parma: Parallel paradigms and run-time management techniques for many-core architectures. In Proceedings ofISVLSI 2010: IEEE Annual Symposium on VLSI, pp. 494–499, Lixouri, Kefalonia -Greece, Luglio 5-7, 2010.

[C10] A. Dhutta Choudury, G. Palermo, C. Silvano, e V. Zaccaria. Yield enhancementby robust application-specific mapping on network-on-chips. In Proceedings ofNoCArc ’09: International Workshop on Network on Chip Architectures, pp. 37–42,New York, NY - USA, Dicembre 12, 2009.

[C11] G. Mariani, G. Palermo, C. Silvano, e V. Zaccaria. A design space exploration me-thodology supporting run-time resource management for multi-processors systemon-chip. In Proceedings of IEEE Symposium on Application Specific Processors2009, pp. 21–28, San Francisco, CA - USA, Luglio 27-28, 2009.

[C12] G. Mariani, G. Palermo, C. Silvano, e V. Zaccaria. Meta-model assisted optimizationfor design space exploration of multi-processor systems-on-chip. In Proceedings ofEuromicro Conference on Digital System Design (DSD), pp. 383–389, Patras, Greece,Agosto 27-29, 2009.

[C13] G. Mariani, G. Palermo, C. Silvano, e V. Zaccaria. Multiprocessor system-on-chipdesign space exploration based on multi-level modeling techniques. In Procee-dings of IEEE IC-SAMOS’09 - International Conference on Embedded Computer Sy-stems: Architectures, MOdeling, and Simulation, pp. 118–124, Samos, Greece, Luglio20-23, 2009.

[C14] G. Palermo, C. Silvano, e V. Zaccaria. Variability-aware robust design space explo-ration of chip multiprocessor architectures. In Proceedings of IEEE/ACM ASP-DAC 2009: Asia and South Pacific Design Automation Conference, pp. 323–328,Yokohama, Japan, Gennaio 19-22, 2009.

[C15] G. Mariani, G. Palermo, C. Silvano, e V. Zaccaria. An efficient design space explo-ration methodology for multi-cluster VLIW architectures based on artificial neu-ral networks. In Proceedings of IEEE VLSI-SOC 2008: International Conferenceon Very Large Scale Integration, pp. 213–218, Rhodes Island, Greece, Ottobre 13-15,2008.

[C16] G. Palermo, C. Silvano, e V. Zaccaria. Discrete particle swarm optimization formulti-objective design space exploration. In Proceedings of DSD 2008: IEEE Euro-micro Conference on Digital System Design Architectures, Methods and Tools, pp.641–644, Parma, Italy, Settembre 2-5, 2008.

[C17] G. Palermo, C. Silvano, e V. Zaccaria. An efficient design space exploration metho-dology for multiprocessor SoC architectures based on response surface methods.In Proceedings of IC-SAMOS 2008: International Conference on Embedded Com-puter Systems Architectures, Modeling and Simulation, pp. 150–157, Samos, Greece,Luglio 21-24, 2008.

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[C18] G. Palermo, C. Silvano, e V. Zaccaria. An efficient design space exploration me-thodology for on-chip multiprocessors subject to application-specific constraints.In Proceedings of SASP 2008: IEEE Symposium on Application Specific Processors,pp. 75–82, Anaheim, CA - USA, Giugno 8-9, 2008.

[C19] G. Palermo, C. Silvano, e V. Zaccaria. Robust optimization of SoC architectures:A multi-scenario approach. In Proceedings of ESTIMEDIA 2008: IEEE/ACM/IFIPWorkshop on Embedded Systems for Real-Time Multimedia, pp. 7–12, Atlanta, GA- USA, Ottobre 23-24, 2008.

[C20] G. Bertoni, V. Zaccaria, L. Breveglieri, M. Monchiero, e G. Palermo. AES powerattack based on induced cache miss and countermeasure. In Proceedings of ITCC2005: International conference on Information Technology, pp. 586–591, Las Vegas,NV - USA, Aprile 4-6, 2005.

[C21] M. Monchiero, G. Palermo, M. Sami, C. Silvano, V. Zaccaria, e R. Zafalon. Power-aware branch prediction techniques: A compiler-hints based approach for VLIWprocessors. In Proceedings of GLSVLSI 2004: Great Lakes Symposium on VLSI, pp.440–443, Boston, MA - USA, Aprile 26-28, 2004.

[C22] A. Bona, V. Zaccaria, e R. Zafalon. System level power modeling and simulation ofhigh-end industrial network-on-chip. In Proceedings of DATE 2004: IEEE Design,Automation and Test Conference in Europe, volume 3, pp. 318–323, Paris - France,Febbraio 16-20, 2004.

[C23] A. Bona, V. Zaccaria, e R. Zafalon. Low effort, high accuracy network-on-chip po-wer macro modeling. In Proceedings of PATMOS 2004: IEEE International Work-shop on Power and Timing Modeling, Optimization and Simulation, pp. 541–552,Isle of Santorini, Greece, Settembre 15-17, 2004.

[C24] G. Palermo, C. Silvano, S. Valsecchi, e V. Zaccaria. A system-level methodologyfor fast multi-objective design space exploration. In Proceedings of GLSVLSI 2003:Great Lakes Symposium on VLSI, pp. 92–95, Washington, DC - USA, Aprile 28-29,2003.

[C25] G. Palermo, C. Silvano, V. Zaccaria, e R. Zafalon. Branch prediction techniquesfor low-power VLIW processors. In Proceedings of GLSVLSI 2003: Great LakesSymposium on VLSI, pp. 225–228, Washington, DC - USA, Aprile 28-29, 2003.

[C26] G. Palermo, C. Silvano, e V. Zaccaria. Power-performance system-level explorationof a MicroSPARC2-based embedded architecture. In Proceedings of DATE 2003Designers Forum: IEEE Design, Automation and Test Conference in Europe, pp.20182, Munich, Germany, Marzo 3-7, 2003.

[C27] L. Salvemini, M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, e R. Zafalon. A methodolo-gy for the efficient architectural exploration of energy-delay trade-offs for embed-ded systems. In Proceedings of SAC 2003: Symposium on Applied Computing, pp.672–678, Melbourne, FL - USA, Marzo 9-12, 2003.

[C28] G. Bertoni, A. Bircan, L. Breveglieri, P. Fragneto, M. Macchetti, e V. Zaccaria. Aboutthe performance of the advanced encryption standard in embedded systems with

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cache memory. In Proceedings of ISCAS 2003: IEEE Int. Symposium on Circuitsand Systems, volume V, pp. 145–148, Bangkok, Thailand, Maggio 25-29, 2003.

[C29] G. Palermo, C. Silvano, e V. Zaccaria. A flexible framework for fast multi-objectivedesign space exploration of embedded systems. In Proceedings of PATMOS 2003:IEEE International Workshop on Power and Timing Modeling, Optimization andSimulation, pp. 249–258, Torino, Italy, Settembre 10-12, 2003.

[C30] A. Bona, M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, e R. Zafalon. An instruction-level methodology for power estimation and optimization of embedded VLIW cores.In Proceedings of DATE 2002: IEEE Design, Automation and Test Conference inEurope, pp. 1128–1128, Paris, France, Marzo 4-8, 2002.

[C31] A. Bona, M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, e R. Zafalon. Energy estima-tion and optimization of embedded VLIW processors based on instruction cluste-ring. In Proceedings of DAC 2002: Design Automation Conference, pp. 886–891,New Orleans, LA - USA, Giugno 10-14, 2002.

[C32] W. Fornaciari, D. Sciuto, C. Silvano, e V. Zaccaria. A design framework to efficien-tly explore energy-delay tradeoffs. In Proceedings of CODES 2001: 9th ACM/IEEEInternational Symposium on Hardware/Software Co-Design, pp. 260–265, Copen-hagen, Denmark, Aprile 25-27, 2001.

[C33] M. Sami, D. Sciuto, C. Silvano, V. Zaccaria, e R. Zafalon. Exploiting data forwar-ding to reduce the power budget of VLIW embedded processors. In Proceedings ofDATE 2001: IEEE Design, Automation and Test Conference in Europe, pp. 252–257,Munich, Germany, Marzo 13-16, 2001.

[C34] L. Benini, D. Bruni, M. Chinosi, C. Silvano, V. Zaccaria, e R. Zafalon. A power mo-deling and estimation framework for VLIW-based embedded systems. In Procee-dings of PATMOS 2001: IEEE International Workshop on Power and Timing Mo-deling, Optimization and Simulation, Yverdon-les-Bains, Switzerland, Settembre26-28, 2001.

[C35] W. Fornaciari, D. Sciuto, C. Silvano, e V. Zaccaria. Fast system-level explorationof memory architectures driven by energy-delay metrics. In Proceedings of ISCAS2001: IEEE Int. Symposium on Circuits and Systems, volume 4, pp. 502–505, Sydney,Australia, Maggio 6-9, 2001.

[C36] M. Sami, D. Sciuto, C. Silvano, e V. Zaccaria. Power exploration for embeddedVLIW architectures. In Proceedings of ICCAD-2000: IEEE/ACM Int. Conference onComputer Aided Design, pp. 498–503, San Jose, CA - USA, Novembre 5-9, 2000.

[C37] M. Sami, D. Sciuto, C. Silvano, e V. Zaccaria. Instruction-level power estimation forembedded VLIW cores. In Proceedings of CODES-2000: 8th ACM/IEEE Internatio-nal Workshop on Hardware/Software Co-Design, pp. 34–38, San Diego, CA - USA,Maggio 3-5, 2000.

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Partecipazione a workshops senza proceedings

[M1] G. Palermo, C. Silvano, e V. Zaccaria. A doe/rsm-based strategy for an efficient desi-gn space exploration targeted to CMPs. In Proceedings of RAPIDO 2009: Workshopon Rapid Simulation and Performance Evaluation: Methods and Tools, Paphos,Cyprus, Gennaio 25, 2009.

[M2] V. Zaccaria. Data flow deadlock avoidance for streaming applications mapped onnetwork-on-chips. In Workshop on Streaming Systems: From Web and Enterpriseto Multicore (in conjunction with IEEE/ACM Micro-41), Como, Italy, Novembre 8,2008.

In fede,

Cernobbio, 7 aprile 2012

Vittorio Zaccaria

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