sistemas combinacionale1

Sistemas Digitales Unidad II

UNIDAD II

SISTEMAS COMBINACIONALES:

2.1 Diseño de sistemas combinacionales2.2 Mapas de Karnaugh2.2.1 Funciones Incompletas2.3 Circuitos Combinacionales MSI2.3.1 Decodificadores2.3.1.1 Decodificador Excitado2.3.1.2 Decodificador no excitado2.3.2 Codificadores2.3.2.1 Codificador de Decimal a BCD2.3.2.2 Codificador de Octal a BCD2.3.3 Multiplexores2.3.3.1 Multipexor de 4 canales2.3.3.2 Multiplexor de 8 canales2.3.3.3 Multiplexor de 16 canales2.3.4 Demultiplexor2.3.4.1 Demultiplexor de 4x12.3.5 Comparador de magnitud2.3.6 Circuitos Aritméticos2.3.6.1 Semisumador2.3.6.2 Sumador total2.3.6.3 Semirestador2.3.6.4 Restador total2.3.6.5 Bloques de sumadores prácticos de cuatro bits2.3.6.6 Circuitos restadores2.3.6.7 Circuito sumador-restador

OBJETIVOS.


Al concluir esta unidad, usted estará capacitado para:

Diseñar sistemas combinacionales Emplear mapas de Karnaugh para simplificar funciones lógicas Comprender la funcionabilidad de los circuitos combinacionales Emplear decodificadores excitados para desplegar números

decimales Codificar un numero decimal u octal en BCD utilizando

codificadores Convertir información de serie a paralelo y viceversa empleando

mux y demux Comparar dos números de 4 bits empleando un comparador de

magnitud Sumar y restar dos números de 4 bits empleado el sumador

INTRODUCCIÓN.

Un circuito combinacional es un circuito cuya salida es función exclusivamente del estado de sus entradas.- Está compuesto por compuertas lógicas y no deben presentar realimentación.- Un circuito combinacional puede describirse utilizando una formula con algebra de boole en la que las salidas sean dependientes solamente de las entradas. Existen muchos circuitos combinacionales en forma de bloque lógicos MSI fundamentales:

- Codificadores y decodificadores: convierten en código binario señales binaras expresadas en decimal, octal y viceversa.

- Multiplexores y demultiplexores: seleccionan una salida entre varias señales de entrada o al contrario, de una señal de entrada se obtienen varias salidas.

- Comparadores: comparan dos números binarios- Sumadores: realizan sumas aritméticas en binario, se pueden

utilizar como restadores.

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SISTEMAS COMBINACIONALES

2.1 Diseño de circuitos combinacionales.En ingeniería se entiende por diseñar el proceso por el cual se obtiene el

objeto pedido a partir de unas especulaciones iniciales. Cuando diseñamos circuitos combinacionales, estamos haciendo lo mismo. Partimos de unas especificaciones iniciales y obtenemos un esquema que indica que compuertas básicas u otros elementos hay que utilizar así como la interconexión que hay entre ellos.

Los pasos que seguiremos para el diseño son los siguientes:

1- Estudio de las especificaciones iniciales, este punto parece sencillo pero es necesario ya que define las variables de entrada y salida, así como su estado de acuerdo al enunciado del problema. Las variables pueden referirse a un código, numero, o a una magnitud física (temperatura, presión, velocidad, aceleración, etc).

2- Obtención de la tabla de verdad y funciones booleanas necesarias. En función del establecimiento de las variables de entrada y salida se elabora la tabla de verdad obteniendo la función SOP, es decir la suma de productos que corresponden a las combinaciones que dan un 1 lógico a la salida.

3- Simplificación de la función booleana. Hay que implementar la mejor función de manera que debemos reducirla utilizando teoremas boléanos que nos permitan utilizar el menor numero de compuertas.

4- Implementación de la función utilizando compuertas lógicas. Aquí podemos o no tener cierto tipo de restricciones en cuanto al tipo de compuerta que se requiere para construir el circuito lógico.

Ejemplos:1- Diseñe un circuito lógico que tenga tres entradas A, B, y C. Cuya salida sea

alta solo cuando la mayoría de las entradas sea alta.

P1- Establecimiento de las variables de entrada y salida. Variables de Entrada: Sea A, B, y C las variables de entrada

Variable de salida: Sea F, la variable de salida tal que:


P2- Establecimiento de la tabla de verdad.

P3- Simplificando la función SOP a través de los teoremas del álgebra de Boole

P4- Circuito Lógico.

C

B

AF

2- Una computadora realiza las combinaciones para un circuito lógico de tres entradas, el tiempo de duración de cada combinación es de 15 segundos.- Se pide construir un circuito lógico para manejar un semáforo, el cual debe permanecer 45 seg en verde, 30 seg en amarillo, y 45 seg en rojo.

P1- Establecimiento de las variables de entrada y salida. Variables de Entrada: Sea una combinación binaria de tres variables A, B, y C con una duración de 15 segundos.

Nota. Cuando se trata de una combinación binaria o de un número no es necesario establecer el estado lógico de las variables de entrada.


Variable de salida:

Sea V, A, y R las variables de salida tal que:G, es la salida en verde con una duración de 45 segundos.Y, es la salida en amarillo con una duración de 30 segundos.R, es la salida en rojo con una duración de 45 segundos.




CBA

RYG


3- Es necesario diseñar un sistema de alarma para detectar temperaturas excesivas de una caldera de vapor. Se dispone de tres transductores o sensores, uno de ellos monitorea la temperatura del agua en la caldera, el otro la temperatura de la chimenea, y el tercero el estado de encendido y apagado del generador. Se desea generar una señal de alarma cuando el generador este encendido y ya sea que la temperatura de la chimenea o del agua sean muy altas.

P1- Establecimiento de las variables de entrada y salida. Variables de Entrada: Sea C el generador, B el sensor que monitorea la temperatura del agua, y A la temperatura de la chimenea.

Variable de salida:

Sea F, la señal de alarma.





A

B

C

F

2.2 Mapas de Karnaugh.

El álgebra booleana es la base para cualquier simplificación de funciones lógicas.- Una de las formas más fáciles de simplificar las funciones lógicas consiste en utilizar el método de los mapas de Karnaug.- Este método esta basado en los teoremas boléanos, y es uno de los diversos métodos utilizados para simplificar circuitos lógicos.

En resumen, los pasos para simplificar una expresión lógica utilizando mapas de Karnaugh son los siguientes:

1- Obtener la función SOP(minterns) en forma numérica de la tabla de verdad.

2- Construir el mapa utilizando el código gray deacuerdo al número de variables de la tabla de verdad.

3- Colocar un ´´1´´ en la casilla correspondiente del mapa para cada misterns (término que hace uno la función de salida) de la función obtenida en el numeral 1.

4- Agrupar los 1s en forma adyacente formando grupos de 1, 2, 4, 8 siguiendo las reglas siguientes:

a- No deben agruparse 1s en forma diagonalb- Un 1 agrupado puede agruparse con otro no agrupadoc- No debe agrupar dos 1s agrupados.d- La primer fila es adyacente con la última fila.e- La primer columna es adyacente con la última columnaf- Las esquinas son adyacentes entre si.

Debe buscar agrupar el mayor número de 1s posibles.- Por ejemplo cuando agrupa 8 1s elimina 3 variables, cuando agrupa 4 1s elimina 2 variables, y


cuando agrupa 2 1s elimina 1 variable.

5- Obtener la función simplificada considerando solo aquellas variables que se mantienen de una posición a otra, eliminando aquellas que cambian.- La función obtenida del mapa no siempre es la mínima expresión, debemos utilizar teoremas para obtenerla pero ya es más simple.

Ejemplos:

1- Tomemos la función OR de dos variables como ejemplo:

Considerando el procedimiento:

1- Obtener la función SOP(minterns) en forma numérica de la tabla de verdad.F(AB)= Σ(1,2,3).

2- Construir el mapa utilizando el código gray deacuerdo al número de variables de la de verdad

3- Para obtener la función de salida vamos tomando cada uno de los lazos,

considerandoEl lazo vertical observamos que verticalmente la variable B, cambia de una posición a otra por lo tanto la eliminamos.- Horizontalmente la variable B no tiene con quien comparar por la tanto se considera la variable.- Para el lazo horizontal cambian los papeles, horizontalmente la variable B esta cambiando de una posición a otra por lo tanto se descarta, verticalmente la variable A no tiene con quien comparar por lo tanto se considera la variable. La función de salida será:

F(AB)= A + B, la cual es una función a su mínima expresión.


2- Dada la función SOP numérica F(ABC)=Σ(1,2,3,5,7), simplificarla utilizando mapas de Karnaugh.

La función que obtenemos del mapa es la siguiente: _ F(ABC)= AB + C

4- Dada la función lógica simplificarla utilizando mapas de karnaugh.

F(ABCD)= Σ(0, 1, 2, 3, 10, 11) 4


Obteniendo la función simplificada: _ _ _ _ F(ABCD)= AB + BC Sacando factor común B _ F(ABCD)= B(A + C) Veamos algunos ejemplos de circuitos combinacionales aplicando mapas de karnaugh en la simplificación de la función SOP.

1- Diseñar un circuito de control para un motor.- El circuito de control debe activar una salida con el fin de que se ponga en marcha un motor cuando se den ciertas condiciones de entrada.- el motor se pondrá en marcha cuando uno o ambos detectores se active; siempre y cuando la llave de control este activada.- Por otra parte existirá otra salida más que pondrá en marcha una sirena cuando una entrada de seguridad se active.- Dicha salida además de indicar la detección de una anomalía en el proceso a realizar como medida de seguridad, cada vez que se active parará el motor.- La estructura de bloques se muestra en la fig. 2.1

Fig. 2.1 Estructura simplificada del sistema de control

Ay B: Entradas de activación del motor (interruptores, finales de carrera, detectores de proximidad, etc.) Su activación (1) pone en marcha el motor.C: Puesta en marcha del sistema, llave de ON/OFF (ON=1).D: Entrada para detector de seguridad; cada vez que se active se para el motor y se pone en marcha la sirena.M: Salida para la activación del motor.S: Salida para la activación de la sirena.

Con esta información planteamos las variables de entrada y salida:

Variables de Entrada: - Sea D el detector de seguridad.

- Sea C, la llave que pone en marcha el sistema.


- Sea A y B, interruptores de activación del motor.

Variable de salida:

- Sea M, la activación del motor

- Sea S, la activación de la alarma



P3- Simplificando la función SOP para M y S a través de mapas de karnaugh

Obteniendo las funciones para M y S


Utilizando el Circuit Maker

ABCD

SM

2.2.1 Funciones IncompletasA la fecha se han desarrollado funciones en las cuales para cada combinación de las entradas se define un valor 1 ò 0 en la función, estas funciones se denominan totalmente definidas.


Existen funciones no totalmente definidas denominadas funciones incompletas; que son aquellas en las que para una o mas combinaciones de entrada, a la salida se le puede asignar el valor de 0 o 1 indistintamente. Las razones que originan esta función son las siguientes:a) Cuando no pueden existir una o más combinaciones de las variables de

entrada.b) Cuando la función esta inhibida con un 0 o un 1 permanentemente sin

importar cuales son las combinaciones de entrada.Veamos algunos ejemplos:

1- Utilizando mapas de karnaugh simplifique la función incompleta siguiente: F(DCBA)= Σ(1, 3, 6, 8, 10, 11) + Σ(0, 2, 4, 12, 13)

2- Se tienen cuatro interruptores S1, S2, S3, y S4 que son parte de la circuitería de control de una máquina copiadora.- Los interruptores se encuentran en distintos puntos de a lo largo del camino que recorre el papel dentro de la máquina.- Cada interruptor esta normalmente abierto y cuando el papel pasa sobre los interruptores, este se cierra.- Es imposible que los interruptores S1 y S4 se cierren al mismo tiempo.- Diseñe un circuito lógico que genere una salida alta cada vez que dos o más interruptores estén cerrados al mismo tiempo.- Utilice mapas de karnaugh y aproveche las ventajas que ofrecen las condiciones de no importa.

Establecimiento de las variables de entrada y salida. Variables de Entrada: Sea S1, S2, S3, y S4 interruptores de control

Variable de salida:

Sea F, la señal de salida



P3- Simplificando la función SOP a través de Mapas de Karnaugh

P4- Circuito Lógico. Utilizando el Circuit Maker


F

S4S3S2S1

2.3 Circuitos Combinacionales (MSI)Las innovaciones de técnicas de investigación permite la realización en circuitos

integrados de sistemas combinacionales complejos formados por un determinado número de compuertas lógicas.- Entre los circuitos combinacionales MSI podemos mencionar:

a- Decodificadoresb- Codificadoresc- Multiplexoresd- Demultiplexorese- Comparadores de Magnitudf- Sumador

2.3.1 Decodificadores. Los decodificadores son sistemas combinacionales que generan productos canónicos de una combinación binaria aplicada a sus entradas de manera que convierte un código binario de X bits en Y líneas de salida.- Los decodificadores se clasifican en dos tipos:

a- Decodificadores Excitados, se activa más de una salida a la vez.b- Decodificadores no Excitados, sólo se activa una salida a la vez.

2.3.1.1 Decodificadores ExitadosSon decodificadores de BCD a siete segmentos posee 4 líneas de entrada (D,

C, B, A) y siete líneas de salida (a,b,c,d,e,f,g).- El dispositivo acepta en sus entradas un código BCD de 4 bits y lo convierte en código de siete bits que al excitar un display se visualiza el dígito decimal correspondiente(0-9).

Un display de siete segmentos consiste en una determinada distribución de siete led en el bloque, cada uno de los puntos luminosos(LED), aparece externamente en forma de barra denominada segmento.- Según los segmentos activados, puede visualizarse los números decimales del 0 al 9.- Por ejemplo activando los segmentos a, b, d, e, y g se obtiene la representación del número decimal 2.- Los display los hay de ánodo común y cátodo común, de la misma manera los hay en los decodificadores.- Los decodificadores de ánodo común las salidas son bajas activas, esto significa que una salida activada debe estar en cero y una desactivada en uno.


Fig. 2.2 Decodificador y display de ánodo común

Las condiciones normales de operación de cada segmento de un dispositivo de representación visual de siete segmentos basado en led, son 20mA a 1.5V, por lo que la resistencia de protección estándar para el display será de 220Ω.

Existen varios decodificadores MSI de BCD a 7 segmentos (binario a decimal) diseñadas específicamente para manejar display de ánodo común, cátodo común y cristal líquido.- Los siguientes son algunos ejemplos.

4055, 4056, 4543: decodificadores para display de cristal líquido 4511, 7478, 74LS48, 74C48, 8368: decodificadores para display de

cátodo común. 7447, 74LS47, 74LS247, 8374: decodificadores para display de

ánodo común.

Por ejemplo el decodificador 74LS47 mostrado en la figura 2.3 es uno de los más usados en las visualizaciones.


Fig.2.3 Pin out del decodificador a 7 segmentos 74LS47

Fig. 2.4 Despliegue numèrico para el decodificador 74LS47.

Fig.2.4 Tabla de verdad para el Decodificador SN74LS47 __ __ ___ ___

El decodificador tiene tres entradas de control (LT, BI/RBO, RBI), de las cuales la más utilizada es LT, la cual prueba que todas las salidas del decodificador estén en buen estado ,ver última fila de la tabla de verdad de la fig. 2.4. Utilizando el simulador digital implemente la unidad decodificadora.- En el simulador digital no es necesario colocar las resistencias de protección para el display.


En la figura 2.5 se vera la distribución del los segmentos del display de ánodo común y cátodo común.

Fig.2.5 Distribución de los segmentos para los display

2.3.1.2 Decodificadores no Excitados A diferencia de los decodificadores excitados estos decodificadores solo se activa una sola salida a la vez de las salidas con n variables de entrada.- Generalmente estos dispositivos están diseñados para producir salidas en bajo.- Además están diseñados para convertir una información binaria en código numérico octal, hexadecimal y decimal.- Otras aplicaciones es para realizar funciones lógicas y para operar como demultiplexor.


En la figura 2.6 se muestra un decodificador de 2 a 4(dos variables de entrada y cuatro salidas) o decodificador 1 de 4 (de las cuatro salidas una sola se activará a la vez)

Fig.2.6 Decodificador 1 de 4

Obteniendo la tabla de verdad.

El circuito lo representaremos solo con compuertas NAND, para ello negaremos dos veces cada salida y operamos el complemento interno, de tal manera que obtenemos los productos.


B AG

Q3Q2Q1Q0

Decodificador de Binario a Octal

Este decodificador es llamado decoder de 3 a 8 o 1 de 8.- En la familia TTL tenemos el SN74LS138.

Fig. 2.6 pin out del decodificador SN74LS138


En el decodificador 74LS138 las entradas G2A, G2B, y G1 son de control y habilitan el decodificador.- Otra función es la de cascada es decir que se pueden obtener decodificadores de mayor capacidad.- Por ejemplo podemos diseñar in decodificador 1 de 24 a partir de tres decodificadores 1 de 8(74LS138)


ABCDE

Y23Y22Y21Y20Y19Y18Y17Y16

Y15Y14Y13Y12Y11Y10Y9Y8

Y7Y6Y5Y4Y3Y2Y1Y0

74LS138

A2A1A0

E3E2E1

Q7Q6Q5Q4Q3Q2Q1Q0

74LS138

A2A1A0

E3E2E1

Q7Q6Q5Q4Q3Q2Q1Q0

74LS138

A2A1A0

E3E2E1

Q7Q6Q5Q4Q3Q2Q1Q0

Decodificador de Binario a Decimal

Este es un decodificador de 4 a 10 o 1 de 10.- En la familia TTL es el SN74LS42 como se muestra en la fig.


Decodificador de Binario a Hexadecimal

Este es un decodificador de 4 a 16 o 1 de 16.- En la familia TTL es el SN74LS154 como se muestra en la fig.

Del diagrama de bloques podemos ver que sus salidas son bajas activas de igual manera sus dos entradas habilitadoras.- Veamos algunas aplicaciones, en al figura 2.7 se puede apreciar un secuenciador de luces.- En la figura 2.8 se ha implementado una función lógica.


LOAD

CLEAR

+V5V

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

CP1CP2

Q1Q2

D0

74LS154

19 E118 E0

20A321A222A123A0

1715 1614 1513 1412 1311 1110 109 98 87 76 65 54 43 32 21 10

74LS00

74LS00

74LS1935CPU4CPD11 PL14MR9D310D21D115D0

12TCU 13TCD7Q36Q22Q13Q0

74LS154

19 E118 E0

20A321A222A123A0

1715 1614 1513 1412 1311 1110 109 98 87 76 65 54 43 32 21 10

Fig. 2.7 secuenciador de luces con el decodificador SN74LS254

Fig. 2.8 función lógica implementada con un decodificador y compuertas lógicas


2.3.2 Codificadores. Los codificadores son sistemas combinacionales de entradas y n salidas, realizadas de tal forma que cuando una de las entradas adopta un estado lógico determinado 1 o 0, luego a la salida aparece la combinación binaria correspondiente al número de entrada (decimal u octal), por lo que dichos componentes realizan la función inversa de los decodificadores. Los codificadores se encuentran típicamente como circuitos de adaptación entre los teclados y el sistema digital.Tipos:

a) Codificadores sin prioridad.- Son de poca utilidad y se caracterizan porque al activar más de una entrada, la combinación binaria a la salida contiene todos los números correspondientes a las combinaciones binarias de las entradas activadas y por lo que este decodificador es recomendable que solamente debe activarse una entrada a la vez.

b) Codificadores con prioridad.- Estos codificadores se activan para la entrada de mayor peso sin importar el estado de las otras entradas.

En nuestro caso veremos los codificadores de con prioridad.

2.3.2.1 Codificador de Decimal a BCD (SN74LS147) Los codificadores de decimal a BCD son codificadores de prioridad con 10 líneas de entrada y 4 líneas de salida.- Cuando se activa (bajos activos) una de la líneas de entrada (mayor peso) en las cuatro líneas de salida se refleja el código BCD correspondiente en forma invertida.- Para obtener el código correcto es necesario conectar a cada salida un inversor.- En este codificador se dice que el cero es virtual ya que no hay ninguna entrada física para el cero, cuando todas las entradas están desactivadas se tiene el cero.


Fig.2.9 Unidad codificadora y decodificadora

2.3.2.2 Codificador de Octal a BCD (SN74LS148) Los codificadores de octal a BCD son codificadores de prioridad con 8 líneas de entrada (del 0 al 7) y 3 líneas de salida (A, B, y C) .- Cuando se activa (bajos activos) una de la líneas de entrada (mayor peso) en las cuatro líneas de salida se refleja el código BCD correspondiente en forma invertida.- Para obtener el código correcto es necesario conectar a cada salida un inversor.- Además dispone de una entrada de inhibición E1 y dos salidas denominadas Eo y Gs.- La primera indica que todas las entradas están a nivel alto, y la segunda nos indica que alguna de las entradas ha sido activada.


2.3.3 Multiplexores. Un multiplexor es un circuito combionacional que selecciona información binaria de entre varias líneas de entrada a una sola línea de salida, la selección de una línea en particular de entrada es controlada por una línea o conjunto de líneas.

Existen líneas de entrada y n líneas de selección cuyas combinaciones son la entrada a seleccionar.- Su principal aplicación es la de convertir información de


paralelo a serie.

Los multiplexores son llamados MUX y se encuentran de 2,4,8,16, hasta canales, con n variables de selección.- Por ejemplo un mux de 8 canales tiene 3 variables de selección ya que 2³=8. Veamos como se construye un mulltiplexor de 2 canales en la fig. 2.10

Fig.2.10 Diseño de un multiplexor de 2 canales

A nivel de MSI el multiplexor de 2x1 en la familia TTL es el SN74LS157 el cual tiene 4 mux de 2x1.


De la tabla de verdad podemos ver para la primer fila que cuando el strobe tiene un nivel alto el mux esta deshabilitado.- Por otro lado los cuatro mux comparten la misma entrada de selección lo que permite transmitir simultáneamente en los cuatro mux.- veamos un ejemplo en la fig. 2.11 de esta característica.

Fig 2.11 El mux transmite la información que esta en el canal A Si la entrada de selección pasa a 1, se selecciona el canal B y se transmitirá el número seis.

2.3.3.1 Multiplexor de 4 canales

A nivel de TTL tenemos el mux SN74LS153, el cual en su interior tiene dos mux de 4x1.


Fig. 2.12 pinout y tabla de verdad del multiplexor dual SN74LS153

Deacuerdo a la tabla de verdad podemos observar que para la primer fila el mux esta deshabilitado ya que el strobe tiene un nivel alto.- Para habilitar el mux el strobe debe de permanecer en un nivel bajo.- Una vez habilitado el mux se transmitirá a la salida la información que este en el canal de entrado seleccionado por el código que tengan las entradas de selección.- Por ejemplo, sí en las entradas de selección se lee el código LL se ha seleccionado el canal de entada C0, la información que se transmitirá a la salida Y dependerá del estado lógico que tenga el canal seleccionado.

Por ejemplo, si se quiere diseñar un mux de 8x1 a partir de dos mux 4x1 como se muestra en la figura 2.13


Fig.2.13 multiplexor de 8x1 a partir de mux 4x1


El multiplexor SN74LS151 es un multiplexor de 8 canales de entrada (D0-D7), tres líneas de selección (CBA), dos salidas, una normal (Y) y la otra invertida (ŵ), la entrada de habilitación (Ĝ) activa en bajo.


Veamos una aplicación del multiplexor en la transmisión de datos en la figura 2.14

Y7

Y6

Y5

Y4

Y3

Y2

Y1

Y0

CP1CP2

Q1Q2

V4

74LS932MR13MR214 CP01 CP1

11Q38Q29Q112Q0

U4

+V5V

abcdefg.

V+

DISP174LS47A3A2A1A0

testRBI

gfedcba

RBO

U3

+V5V

D7

D6

D5

D4

D3

D2

D1

D0

74LS138

A2A1A0

E3E2E1

Q7Q6Q5Q4Q3Q2Q1Q0

74LS151

I7I6I5I4I3I2I1I0

ES2S1S0

YYN

Fig.2.14 transmisión de datos de 8 canales


El multiplexor SN74LS150 es un multiplexor de 16 canales de entrada (E0-E15), cuatro líneas de selección (DCBA), una salida invertida (ŵ) , la entrada de habilitación (Ĝ) activa en bajo.


Otra de las aplicaciones de los multiplexores es la de poder implementar funciones lógicas, veamos un ejemplo.

Ejemplo. Implemente la función F(CBA)=Σ (0, 2, 4, 6)

2.3.4 Demultiplexores.

Un demultiplexor (demux) o distribuidor de datos (fig. 2.15) es un circuito lógico combinatorio con una línea de entrada ( I ), y cierto número de líneas de selección ( S), y un cierto líneas de salida ( O ) o vías que, de acuerdo a un código aplicado en las líneas de selección, transfiere el dato presente en la entrada a una de las salidas.

Fig. 2.15 Diagrama de bloque de un demultiplexor

En otras palabras, un demultiplexor realiza la función contraria de un multiplexor o selector de datos (pasar una información de paralelo a serie). Un demultiplexor se puede también utilizar como un decodificador, enviando la línea de entrada a un nivel alto o bajo, dependiendo del diseño, y utilizando las líneas de selección para suministrar los códigos de entrada.- Del mismo modo un decodificador puede emplearse como un demultiplexor utilizando las entradas de código como líneas de selección y la línea de habilitación como entrada de datos.-


Algunos demultiplexores en forma integrada en la familia TTL son: SN74LS155, SN74LS138, SN74LS154, SN74LS139 etc.

2.3.4.1 Demultiplexores de 4x1

El demultiplexor SN74LS155.- Es un demux de 4 vías básico, posee 4 canales de salida, 2 de selección y una de entrada.- Este dispositivo contiene dos demux de 1 a 4 líneas en una misma cápsula de 16 pines. El demultiplexor SN74LS155 puede ocuparse también como un demultiplexor de 1 a 8 líneas.- Los dos demux comparten las mismas líneas de selección A y B, pero cada una tiene sus propias líneas de entrada (C), de habilitación (G), y de salida (Y0,Y1,Y2,Y3).

Fig.2.16 tabla de verdad del demultiplexor 74ls155.

En la figura 2.17 se muestra en forma de diagramas de bloques la forma de operar el combinacional SN74LS138 como decodificador y como demultiplexor.- Como demultiplexor se pueden utilizar para entrada de datos cualquiera de las entradas de selección G1, G2A, G2B.


Fig. 2.17 el combinacional SN74LS138 operando como decodificacdor y como demultiplexor

2.3.5 Comparador de Magnitud.

Los circuitos comparadores son sistemas combinacionales que comparan la magnitud de dos números de n bits e indican cuál de ellos es mayor, menor o sí existe igualdad entre ellos. Existen comparadores de 4 bits y de 8 bits.- Además de las correspondientes entradas de datos disponen de tres entradas más que pueden informar sobre una situación anterior, y que se usan para conectar en cascada distintos comparadores, de manera que puedan construirse comparadores de mayor capacidad.- En la figura 2.18 se muestra el comparador de magnitud de 4 bits SN74LS85.

Fig. 2.18 Pinout del comparador del magnitud SN74LS85


Fig. 2.19 Tabla de verdad del comparador de magnitud SN74LS85

En la figura 2.20 se muestra la forma de operar el comparador de magnitud utilizando el circui wizard.

Fig.2.20 El comparador de magnitud compara dos numeros iguales


Ahora veamos una aplicación donde se conectan dos comparadores en cascada para comparar dos números de 8 bits..- En la figura 2.21 podemos observar que el comparador menos significativo su entrada de cascada A=B debe de tener un nivel alto, esta es una condición para poder comparar dos números de mas de 4 bits.

Fig. 2.21 Comparador de 8 bits

2.3.6 Circuitos Aritméticos.

En los sistemas de electrónica digital, según las aplicaciones, puede ser necesaria una cierta capacidad de proceso aritmético.- Es el caso por ejemplo de sistemas de control industrial en los cuales la activación de los elementos de salida (motores, electroválvulas, etc.) dependa del resultado de ciertas operaciones aritméticas realizadas con magnitudes numéricas de entrada, o bien dichos resultados se tengan que representar por un display.- Los autómatas programables, por ejemplo son sistemas digitales diseñados especialmente de cara al control industrial, y disponen de una cierta capacidad de calculo.- El bloque aritmético fundamental es el sumador, ya que suele ser suficiente en la mayoría de las aplicaciones sencillas y además, combinándolo con otros circuitos, se pueden realizar también otras operaciones aritméticas fundamentales.


Incluso en los microprocesadores se llevan a cabo también, que son la base de la estructura de los computadores y de los autómatas, su unidad aritmética se fundamenta se fundamenta también en un dispositivo sumador.

2.3.6.1 Semisumador. El circuito semisumador(half adder) es la mínima expresión de un circuito sumador (fig.2.22) tiene dos entradas(A y B), para los bits a sumar, y dos salidas; la salida de resultado, Σ, y la de acarreo de salida Co. Realiza la suma aritmética entre dos bits, o sea la operación: A + B= Σ

Fig. 2.22 Semisumador

2.3.6.2 Sumador total. No obstante, para poder realizar sumas con datos de mas de un bits, es preciso que el circuito sumador tenga una entrada de acarreo (Cin); para poder así sumar un posible acarreo de una etapa anterior de la suma.- Aparece entonces la estructura del bloque sumador total(full adder) fig. 2.23.- Se diferencia del semisumador en que tiene entrada de acarreo Cin.- Mediante este bloque ya se pueden hacer sumas con datos de varios bits. Σ= A + B + Cin


Fig.2.23 Bloque del sumador total y tabla de verdad

Ahora haremos un ejemplo utilizando los bloques del semi sumador y sumador total.- Ejemplo: diseñar un sumador de dos números de cuatro bits utilizando los bloque de los sumadores.

Sumar A= 1001 y B= 0111

2.3.6.3 Semirestador. El circuito semirestador(half adder) es la mínima expresión de un circuito restador (fig.2.24) tiene dos entradas(A y B), para los bits a restar, y dos salidas; la salida de resultado, Di, y la de acarreo de salida Co. Realiza la resta aritmética entre dos bits, o sea la operación: A – B = Di


Fig.2.24 s El simirestador y su tabla de verdad

2.3.6.4 Restador total. No obstante, para poder realizar restas con datos de mas de un bits, es preciso que el circuito restador tenga una entrada de prestamo (Bin); para poder así restar un posible prestamo de acarreo de una etapa anterior de la resta.- Aparece entonces la estructura del bloque restador total(full sustractión) fig. 2.25.- Se diferencia del semirestador en que tiene entrada de prestamo Bin.- Mediante este bloque ya se pueden hacer restas con datos de varios bits. Di= A – B - Bin

Fig.2.25 Restador total

2.3.6.5 Bloques de sumadores prácticos de cuatro bits.

Estos bloque integrados permiten realizar sumas con números de 4 bits; constituyen por lo tanto, cuatro bloques sumadores totales.- Su estructura funcional y simbología normalizada es como se muestra en la figura 2.26.


Fig.2.26 Sumador de 4 bits SN74LS83

En la figura 2.27 se muestra la aplicación del sumador en el cual toma dos números de 4 bits: (A= 1001= 9) , (B= 1000= 8) y los suma cuando la entrada de acarreo (Cin) tiene estado lógico cero, dando como resultado un número binario de 5 bits (S= 10001= 17).

Fig.2.27 Aplicación del sumador de 4 bits 74ls83

2.3.6.6 Circuitos Restadores

De la misma manera que se ha planteado la realización del bloque sumador total, también se puede desarrollar un bloque que realice la resta.- Aunque lo que normalmente se hace es utilizar también los bloque sumadores para realizar restas,


con lo cual se simplifica la circuitería aritmética.- Esto se hace así hasta en las unidades lógico-aritméticas, ALU de los microprocesadores. Para esto se precisa poder operar con números binarios negativos y positivos, o sea con signo.- Esto se basa en el principio de que una resta es como sumar un número negativo, así:

A – B = A + (-B) , 5 – 3= 5 + (-3)= 2

Así pues, utilizando números binarios con signo es posible realizar también restas mediante circuitos sumadores. La notación en complemento a dos es una forma de codificación de los números binarios en el cual aparecen números con signo, o sea, positivos y negativos. Aparece el concepto de bit de signo (BS); es un bit del dato que indica el signo del número.- Dicho bit es el de más peso del número, el que esta más a la izquierda (MSB).- Así la estructura de un dato en complemento a dos es:

La regla indicativa del signo es : BS= 0 → número positivo (+)

BS= 1 → número negativo (-)

Por lo tanto, en esta notación, de un dato de n bits sólo se disponen de n-1 bits para la magnitud o valor numérico, ya que el bit de más peso sólo vale para indicar el signo. Las cantidades positivas aparecen igual que en el binario natural, siempre con el bit de más peso a 0.- Las cantidades negativas no se obtienen simplemente poniendo el bit de signo a 1, sino que aparecen según una codificación determinada, para que al operar aritméticamente con dichos números se obtengan resultados correctos. Para la obtención de los números negativos se parte de los números binarios naturales, o positivos, y se realizan las dos operaciones siguientes:

1. Se complementa el número a convertir; los ceros se pasan a unos y los unos a ceros.

2. Se suma uno al complemento hallado.

Por ejemplo: 5 → -5

0 1 0 1 = +5 Binario natural Complementando 1 0 1 0 + Sumando 1 0 0 0 1 = 1 0 1 1


Realizar 7 – 5 = 7 + (-5)= 2 1 1 1 1 0 1 1 1 + 1 0 1 1 = 0 0 1 0 → 2

Cuando se genera acarreo en los bits de más peso, este no se tiene en cuenta, ya que procede de la suma de los bits de signo.- Los resultados negativos obviamente, aparecen en complemento a dos; podemos conocer su valor complementando su valor y sumándole 1, con lo cual pasamos el número a positivo.- Por ejemplo, sí el resultado nos da un valor negativo 1010, complementándolo y sumándole 1 se obtiene éste en su forma positiva: 0110, que es 6 en decimal; por lo tanto, 1010= ─ 6. Basándonos en el principio de que, utilizando números negativos, las restas se pueden realizar sumando, se puede diseñar un circuito restador basado en un bloque sumador como se muestra en la figura 2.28.

Fig.2.28 Circuito restador

2.3.6.7 Circuitos Sumador-Restador

Si el circuito complementador de entrada del circuito restador anterior, se puede controlar de manera que también se pueda obtener el dato en su forma directa, se puede realizar un circuito con el cual puedan realizarse sumas y restas, o


sea un circuito sumador restador como se muestra en la figura 2,29.- Sí la entrada de acarreo Cin esta en cero (Cin=0) el circuito sumará (A+B), y si Cin esta en 1 el circuito restará (A-B).-

Fig.2.29 circuito sumador-restador

Ahora veremos un ejemplo en el que se combinan la mayoría de los circuitos combinacionales para dar solución a un problema.

Ejemplo: Un grupo de estudiantes, le hacen una propuesta a su profesor de cómo tratar sus notas finales, ante el evidente resultado de los promedios bajos.- El profesor accede a que se lo expliquen sin ningún compromiso.- Los estudiantes le proponen lo siguiente: Los estudiantes con una nota menor de 5.0, presenten un proyecto que le sume

2 puntos. Los estudiantes con una nota igual a 5.0, presenten una tarea que le sume 1.0

punto. Los estudiantes con una nota mayor de 5.0, se les premie con un punto.

El profesor después de escuchar tal propuesta, manteniendo la cordura les dice


que no es posible, pero sin embargo les propone que sí le diseñan la propuesta por medio de un sistema digital que codifique, compare, decida, sume, y despliegue la nota final lo pensaría


UNIVERSIDAD TECNOLÓGICA DE EL SALVADORFACULTAD DE INFORMATICA Y CIENCIAS APLICADAS

ASIGNATURA : PROFESOR : TAREA EX-AULA No :

SECC CICLONOTA

ALUMNO: __________________________________________________________ CARRERA: INGENIERÍA EN SISTEMAS

CARNET: ____________________

FECHA:

Indicaciones. La tarea ex-aula desprendible es en forma individual y corresponde a las secciones (2.1 – 2.2).

SECCIÓN 2.1 Diseño de Sistemas Combinacionales1. El diseño de sistemas combinacionales consta de 5 pasos:

a)______________________ b)________________________

C) ___________________ d) _________________ e) __________________

SECCIÓN 2.2 Mapas de Karnaugh1. Que se entiende por mapas de Karnaugh a) _________________________________________________________

2. En que código esta diseñado el mapa de karnaugh? a) _________________________

3. Menciona las reglas para agrupar los unos en el mapa de karnaug.a) __________________________________________________b) __________________________________________________c) __________________________________________________d) __________________________________________________e) __________________________________________________f) __________________________________________________

4. Utilizar mapas de karnaugh para reducir las expresiones siguientes a su forma suma de productos mínima.

_ _ _ _ _ _ _ a) A + BC + CD b) AB(CD + CD) + ABCD c) f(ABCD)=Σ(1,3,4,5,6,7,9,11,12,13,14,15)

5. Utilizando circuitos combinatorios diseñe un convertidor de código BCD a código gray

6. Utilizando circuitos combinatorios diseñe un convertidor de código BCD a código decimal.- Utilice la condición no importa.

sistemas combinacionale1

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