lenguajes de descripción de...

VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Lenguajes de Descripción de HardwareLenguajes de Descripción de HardwareLenguajes de Descripción de HardwareLenguajes de Descripción de Hardware

• Netlist: conjunto de instrucciones que indican el interconexionado entre los componentes de un diseño (lista de conexiones).

• HDL: Estos lenguajes permitieron solucionar el problema de describir un circuito NO por sus conexiones (Netlist) sino más bien por su funcionamiento.

PDF created with pdfFactory trial version www.pdffactory.com

http://www.pdffactory.com


VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

VHDLVHDLVHDLVHDL

VHSIC HDL: Very High Speed Integrated Circuit HDL

Principalmente toda descripción está compuesta por dos partes o unidades:

• La Entidad (ENTITY): Define el símbolo del circuito, es decir, sus entradas y salidas. En otras palabras es la caja negra que lo contiene.

• Arquitectura (ARCHITECTURE): Donde se define el funcionamiento del módulo definido en la entidad.




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

EntidadEntidadEntidadEntidad

• Descripción de las entradas y salidas de un circuito de diseño.




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Declaración de EntidadesDeclaración de EntidadesDeclaración de EntidadesDeclaración de Entidades

SINTANXIS

entityentity nombre_entidad nombre_entidad isis

PortPort ( …. );( …. );

endend nombre_entidad;nombre_entidad;

Los puertos (Port ) definen las entradas y salidas del módulo. Todos los puertos que son declarados deben tener:

1. Nombre: para identificarlos

2. Modo: salida, entrada, etc.

3. Tipo: bit, entero,etc.




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza


ModosIN: Señales de entrada a la entidad, son sólo de lectura, no puede asignarles ningún valor dentro del programa.

OUT: Señales de salida de la entidad, no pueden leerse, es decir, no pueden ser usadas dentro de una descripción.

INOUT: Puerto bidireccional, puede ser usado en el programa como escritura y lectura

BUFFER: Se comporta como un terminal de salida con la diferencia que se puede leer.




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza


TiposEl tipo de un puerto, o señal o variable, determina los valores que esta

puede tomar:

1. Bit: Toma los valores 0 y 1 lógicos2. Boolean: Define valores verdadero y falso en una expresión.3. Bit_vector: representa un conjunto de bits.4. Integer (entero): representa un número entero.5. STD_LOGIC (standard logic):También llamado IEEE Std.1164 Multi-

Valued‘0’, (Forcing 0): Cero lógico‘1’, (Forcing 1): Uno lógico‘Z’, (High Impedance)‘-’ (Don’t care)‘X’,(Forcing Unknown)‘U’ (Uninitialized) Cuando no se asigna un valor inicial.‘W’,(Weak Unknown)‘L’, (Weak 0)‘H’, ( Weak 1)




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza


Sumador de un bitSumador de un bit




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza


Mux de 2 a 1




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza


Sumador de cuatro bits




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Librerías y paquetesLibrerías y paquetes

Declaración de entidades por medio de librerías y paquetes:

Una librerías o biblioteca es una colección de unidades de diseño (paquete) compiladas previamente para su posterior uso.

Su función es agilizar el diseño




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza


Sumador de cuatro bits




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

IdentificadoresIdentificadoresIdentificadoresIdentificadores




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

OBJETOS EN VHDLOBJETOS EN VHDLOBJETOS EN VHDLOBJETOS EN VHDL

Un objeto en VHDL permite almacenar el valor de algún tipo específico de datos (signal, constante variable, file).

Signals:

Constantes: almacenan valores que no pueden ser cambiados




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

ArquitecturasArquitecturas

La Arquitectura se define como la unidad de diseño que define el comportamiento de una entidad:

• VHDL ofrece un lenguaje para hacer la descripción de la arquitectura para que esta cumpla con la función determinada.




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Asignaciones simples (Asignaciones simples (<=<=))Asignaciones simples (Asignaciones simples (<=<=))

bus_1




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Error en la definición de la arquitecturaError en la definición de la arquitecturaError en la definición de la arquitecturaError en la definición de la arquitectura

• No se puede asignar una salida o otra salida




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Corrección No 1Corrección No 1Corrección No 1Corrección No 1




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Corrección No 2Corrección No 2Corrección No 2Corrección No 2




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

AsignacionesAsignaciones Condicionales (WHEN /ELSE)Condicionales (WHEN /ELSE)AsignacionesAsignaciones Condicionales (WHEN /ELSE)Condicionales (WHEN /ELSE)




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

ALUALUALUALU




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza

Asignaciones Condicionales (WITH /SELECT)Asignaciones Condicionales (WITH /SELECT)Asignaciones Condicionales (WITH /SELECT)Asignaciones Condicionales (WITH /SELECT)




VHDLVHDL

Car

los A

ugus

to F

ajar

do A

riza




lenguajes de descripción de...

Documents