evaluation au niveau des circuits des futures technologies cmos soutenance de thèse pour obtenir le...

Evaluation au niveau des circuits des futures technologies CMOS

Soutenance de thèse pour obtenir le grade de

Docteur de l’Université de Provence

Manuel SELLIER

Mercredi 1er Octobre 2008


Soutenance de thèse de Manuel Sellier

2

Plan

ContexteLoi de MooreDifficultés technologiques rencontréesSolutions potentiellesEnjeux de cette étude

Mise en œuvre de la plateforme d’évaluation technologique

Modélisation dispositifsModélisation interconnexions

RésultatsCircuits élémentaires

Mémoires SRAMLignes d’interconnexion

Circuits complexesCircuit placé routéPlacement routage prédictif

Conclusion

01/10/08



3

Essor de la microélectronique

Complexité

01/10/08

Surface

VitesseCoût

Consommation



4

Du circuit au transistor

01/10/08



La loi de Moore

01/10/08 5

source : Intel



6

Plan







Conclusion

01/10/08



7

De nombreux obstacles à la continuation de la loi

01/10/08

Au niveau du dispositif élémentaire (transistor)

Au niveau du circuit



Principe de l’effet transistor et effets canaux courtsSchéma

Sous le seuil (VGS<VTH)

Equivalents électriques

S D

S D

Grille

Vue en coupe

GrilleSource Drain

Oxyde

Grille

Allure du potentiel dans le canal

SCEDIBL

DrainSource

Grille

Grille

Source

Drain

VGS

VDS

IDS

Vth,long

IOFF,long

Vth,court

IOFF,courtSCE

IOFF,court,

VDS=VDD

Vth,court , VDS=VDD

DIBL

IDS

(échelle log)

VGS

01/10/08 8

Couche d’inversion

Au dessus du seuil (VGS>VTH)



9

Dégradation de la pente sous le seuil

01/10/08

- - -- - -

VD>0

VG<Vth

Ithermique Idiffusion

VGS

IOFF

Ith

Vth

S

>60mV/dec

tension de grille (V)

1.E-09

1.E-07

1.E-05

1.E-03

1.E-01

1.E+01

1.E+03

1.E+05

0 1 2 3Gate bias, V

Gat

e cu

rren

t, A

/cm

2

1nm

1.5nm

2nm

.5nm

3nm

3.5nm

SiO2

1.E-09

1.E-07

1.E-05

1.E-03

1.E-01

1.E+01

1.E+03

1.E+05

0 1 2 3Gate bias, V

Gat

e cu

rren

t, A

/cm

2

1nm

1.5nm

2nm

.5nm

3nm

3.5nm

SiO2

coura

nt

de g

rille

(at/

cm²)

Polysilicium Oxyde

Silicium

Polysiliciumdéplété

Capacité de polysilicium

Capacité d’oxyde

Capacité de substrat

VG VG

Darkspace

Darkspace

IDS

(échelle log)

S

VII ththoff )log()log(



10

De nombreux obstacles à la continuation de la loi

01/10/08

Au niveau du dispositif élémentaire (transistor)

Au niveau du circuit



11

Hausse des puissances / interconnections résistives

01/10/08

densi

té d

e p

uis

sance

(W

/cm

²)

Nœud technologique (nm)

fuites

puissance active

?

Si3N4

SiO2

SiO2

Si3N4

Cu

Ta

e-

e-

0

1

2

3

4

5

10 100 1000

Résistivité du métal massif

joints de grain

effets de bord

largeur de ligne (nm)

Rési

stiv

ité (

µO

hm

.cm

)

Rési

stance

de lig

ne (

Ohm

/µm

)



12

Des paramètres de plus en plus variables

01/10/08

Nombre de dopants potentiel densité d’électrons

VariationsLocalesFF SS SSASF FS

Délai (UA))



13

Plan







Conclusion

01/10/08



Polysilicium Oxyde

Silicium

Capacité de polysilicium

Capacité d’oxyde

Capacité de substrat

VG VG

Darkspace

Darkspace

Diélectriques haute permittivité / grille métallique

1E-08

1E-07

1E-06

1E-05

1E-04

1E-03

1E-02

1E-01

1E+00

1E+01

1E+02

0.5 1 1.5 2 2.5 3 3.5

EOT (nm)

Ig@

Vg

=-(|

VF

B|+

1V) (

A/c

m²)

HfO2: nos travaux

High-K: littérature

Référence SiO2 [Timp 98]

gain par rapport au

SiO2

substrat

Grille

SiO2

Tox

High-K

substrat

Grille

THK

Cox=eOX

Tox

CHK=eHK

THK

ex: HfO2 , eHfO2 = 25 (eSiO2 = 4)

Polysilicium déplété Grille Métallique

+25% sur Cox

01/10/08 14



15

Techniques d’augmentation de la mobilité

01/10/08

A partir du substrat

Substrat SixGe1-x

Bulk SSOI

BULK SSOI

Si

SiGe box

SiGe SD

SiGe SEG

Contraintes induites par le procédé

Liners

CESL SMT

Orientation cristalline

In-plane Out of plane

Mod.Orientation Si Channel

Substrat tourné

Orientation cristalline

STI

SACVD



Nouvelles architectures de transistors

Bulk FD SOI FD SON

GP DG (Delta, FinFET, SON, Vertical,

TriGate, Omega, etc., etc.

XjTdep

REF.:T. Skotnicki, invited paper ESSDERC 2000, pp. 19-33, edit.

Frontier Group

DG

01/10/08 16

el

dep

el

ox

el

j

L

T

L

T

L

Xx

EI

2

2

1

1

el

boxsi

el

ox

el

si

L

TT

L

T

L

T

EI

2

21

1

el

boxsi

el

ox

el

si

L

TT

L

T

L

T

EI

2

21

1

el

si

el

ox

el

si

L

T

L

T

L

T

EI

2/

4/1

5.0

2

2

dsd VEIDEISCE ox

si

ox

si 0.8IBL 64.0



17

SOI/SON

01/10/08

S.Monfray et al. IEDM04



18

Double Grille / Transistor à ailettes (FinFET)

01/10/08

STM, IEDM 2003 Fresscale website



19

Gestion de la puissance

Clock gating

Polarisation du substrat (Reverse Back Biasing; Forward Back Biasing)

Adaptation du voltage et de la fréquence en fonction du besoin (Dynamic Frequency Voltage Scaling)

01/10/08

PLL

VGS

IDS

Grille

Source

Drain

VGS

VDS

IDS

FVCP alimdyn ..



20

Manque de solutions connues au niveau circuit

Variabilité : exemple de la SRAM

Résistances: travail seulement sur les capacités

01/10/08

0

20

40

60

80

100

120

0

60

120

180

240

300

360

2000 2005 2010 2015 2020

Résis

tan

ce (O

hm

/µm

)

Cap

acit

é (aF

/µm

)

Année de production



21

Plan







Conclusion

01/10/08



22

Enjeux de l’étude

01/10/08

Technologie Conception

Développement d’une technologie

Long retour d’information, anticipation fastidieuse

Problématiques circuit

délai RC variabilité

SiO2

SOURCE DRAIN

GRILLE

SiO2

SOURCE DRAIN

GRILLE

Nouvelles technologies de transistors

kits de conception

05

10

1520

25

2000 2005 2010 2015 2020 2025

year

RC

Del

ay (

ns/

mm

)0,0

0,2

0,4

0,6

0,8

1,0

1,2

1,4

0,0 0,2 0,4 0,6 0,8 1,0 1,2 1,4

Silicium nécessaire



23


01/10/08

Conception


Cette étudeTechnologie

1. Modélisation / Elaboration de kits de conception

2. Fournir des critères d’évaluations technologiques à partir de circuits simples (simulations SPICE)

3. Evaluation de circuits complexes



24

Plan







Conclusion

01/10/08



25

Développement de kits de conception

Flot « Full Custom »Règles de dessin (flot « Full Custom »)Modèles électriques (SPICE)

Flot digital (standard cells)Paramétrage des outils de CAO (flot digital)Librairies

01/10/08

Hn

Ln

Hn+1=0,7 Hn

Ln+1=0,7 Ln

Technologie n Technologie n+1



Techniques de modélisation prédictives existantes

01/10/08 26

Simulation SPICE

Données silicium

Procédure d’ajustement

Carte modèle

TCADCarte modèle n-1

Modification des paramètres

Profil MASTAR

Recodage

Carte N-2 Carte N-1 Carte N Carte N+1?

P1=P1N-2P2=P2N-2P3=P3N-2…

P1=P1N-1P2=P2N-1P3=P3N-1…

P1=P1NP2=P2NP3=P3N…

P1=?P2=?P3=?…

PX

N-2 N-1 N N+1 Génération

Avantages Inconvénients

Précision Lenteur du processus

Prédictibilité Peu flexible


Simplicité Pas physique

Pas de grand saut technologique


Simplicité Modèle physique simplifié

Flexible Modèle dynamique limité

Outil de référence

01/10/08 26



Utilisation de MASTAR

01/10/08 27



PrincipeApproche MASTAR classique

Séquence MSIM (“Mastar SIMulator”)

Idée : Réécrire MASTAR dans une carte modèle SPICE BSIM

Modèle SPICE pour l’évaluation prédictive de circuits.

BSIM3 model card

MASTARAnalytical equations

Tox=1.2Nbulk=5e17Architecture=SOI…

Spécification du dispositif(fichier .pro)

Création de la carte modèle

VGS

IDS

.pro parameters

VDSID

S

Tox=1.2Nbulk=5e17Architecture=SOI…

Spécification du dispositif(fichier .pro) équations

analytiques de MASTAR(code C )

programme MASTARCharactéristiques du dispositifs(Ion, Ioff, CV/I, SS, etc…)

SimpleRapidePhysiquePrédictive

01/10/08 28



29

Principe de codage

Principe

Exemple

Eléments modélisés de la sorte :Tension de seuilSCEDIBLPente sous le seuilMobilité

01/10/08

PBSIM = f(P1,P2,P3,…,PN)But : trouver (P10,P20,P30,…,PN0) tels que PBSIM (P10,P20,P30,…,PN0) =PMASTAR

DSt

eff

t

effBSIM V

L

L

L

LDIBL ETA0DSUBDSUB

2exp2

2exp

t

eff

t

eff

eff

dep

eff

elox

eff

j

ox

Si

L

LDSUB0

L

LDSUB0

L

T

L

T

L

X

2exp2

2exp

18.0 _2

2

ETA0

DSeff

dep

eff

elox

eff

j

ox

SiMASTAR V

L

T

L

T

L

XDIBL

_

2

2

18.0

0DSUBDSUB

Solution :



30

Eléments codés différemment

Elements issus d’une étape de caractérisation sur MASTARPolydéplétionRésistances séries

Autres élémentsCourants de grilleJonctions

Sources d’inexactitude :Paramètre de lissageMobilité fixe

01/10/08

S’ D’

BSIMSPICE

S

B

D

GIGS IGD

IGB

0,0E+00

5,0E-12

1,0E-11

1,5E-11

0,00 0,02 0,04 0,06 0,08 0,10

DELTA

Tp (

s)



31

Eléments dynamiques

Eléments intrinsèques : Capacité Cox=Q/V calculée par le modèle SPICE

Eléments extrinsèquesCapacités de recouvrement Cov données par MASTAR

Capacités de Miller Cfringe : modèle de la littérature

01/10/08

Cox Cov

CfringeCfringe

physox

polyox

t

t

_

1ln2

CF



32

Objectif

Résultat : MSIM / MASTAR

Validation par rapport à MASTAR

01/10/08

0.0 0.2 0.4 0.6 0.8 1.0 1.20E+00

1E-04

2E-04

3E-04

4E-04

5E-04

6E-04

7E-04

points MASTAR

MASTAR

MSIM

VD (V)

ID (

A)

0.0 0.2 0.4 0.6 0.8 1.0 1.21E-10

1E-09

1E-08

1E-07

1E-06

1E-05

1E-04

1E-03

points MASTAR

MASTAR sous le seuil

MASTAR_IDsat

MSIM

VG (V)

ID (

A)



33

Validation statique

01/10/08

Par rapport à des modèles SPICE existants

ID(VG) ID(VD)

90

nm

65

nm

Par rapport au silicium en 45nm



34

Validation dynamique

01/10/08

Par rapport au silicium en 45nm

Par rapport à des modèles SPICE existants

90

nm

65

nm



35

Modélisation des interconnexions

01/10/08

réseau RC distribué

AnnéeRésistance d'interconnexion

(Ohm/mm)Capacité d'interconnexion

(pF/mm)

2001 130 bulk 0,3 216

2005 90 bulk 1,8 190

2007 65 bulk 3,9 166

2010 45 bulk 10,8 158

2013 32 FDSOI 24,3 136

2016 22 DG 60,4 131

2020 14 DG 200,6 114

Fil étudié

Plan de masse

Plan de masse

espacement minimal

espacement minimal

extraction des paramètres RC Charlet, F et al., SISPAD 2000

Table ITRS

Année

2001 130 bulk 0,3 216

2005 90 bulk 1,8 190

2007 65 bulk 3,9 166

2010 45 bulk 10,8 158

2013 32 FDSOI 24,3 136

2016 22 DG 60,4 131

2020 14 DG 200,6 114



36

Plan







Conclusion

01/10/08



37


01/10/08

Conception


Technologie



SRAMLignes d’interconnexion

3. Evaluation de circuits complexes



38

SRAM : enjeux

01/10/08

DGVdd

G D Vdd

0.0 0.2 0.4 0.6 0.8 1.0 1.2

0.0

0.2

0.4

0.6

0.8

1.0

1.2

VG

VD

Points de fonctionnement stables possibles (0 ou 1)

Marge au bruit

0.0 0.2 0.4 0.6 0.8 1.0 1.2

0.0

0.2

0.4

0.6

0.8

1.0

1.2

VG

VD

variabilité locale



39

SRAM : effet de différentes technologies

01/10/08

<TSi>, σTSi<Nch>, σNch

0.00

0.20

0.40

0.60

0.80

1.00

1.20

0.0 0.2 0.4 0.6 0.8 1.0 1.2Vin (resp. Vout)

Vo

ut

(re

sp

. Vin

)

0.00

0.20

0.40

0.60

0.80

1.00

1.20

0.0 0.2 0.4 0.6 0.8 1.0 1.2

Vin (resp. Vout)

Vo

ut

(re

sp

. Vin

)

0.00

0.20

0.40

0.60

0.80

1.00

1.20

0.0 0.2 0.4 0.6 0.8 1.0 1.2

Vin (resp. Vout)

Vo

ut

(re

sp

. Vin

)

Bulk

Nch ~ 3e18 at/cm²Nch ~ 3e18 at/cm²

Nch ~ 1e18 at/cm²

TBOX = 145nm

Nch ~ 1e18 at/cm²

TBOX = 145nm

TBOX = 30nm

Nch ~ 1e16 at/cm²

TBOX = 30nm

Nch ~ 1e16 at/cm²

FDSOI Thick Box

FDSOI Thin Box/SON

SNM

<W>, σW

Ref : F. Bœuf, M. Sellier et al., VLSI 2007F. Bœuf, M. Sellier et al., SSDM 2006F. Bœuf, M. Sellier et al., JJAP

Technologies simulées Eléments ajustés Source

45nm Dispositifs STM

Simulations de SRAM



SRAM : nouvelle mémoire, 1ère innovation

Solution classique :22nm BULK

1ère innovation :Utilisation de dispositifs NMOS non dopés

Rendement

Performances médiocres

Pas de rendement

Performances accrues

transistors NMOS non dopés


22nm Dispositifs, Géométries ITRS

01/10/08 40



0

2

4

6

8

10

12

14

16

<S

NM

>/s

igm

a_

SN

M

0

2

4

6

8

10

12

14

16

<S

NM

>/s

igm

a_

SN

M

Dispositifs classiques dopés

NMOS non dopé

2% 5% 20% 50% 100% 2000%

Mobilité du PMOS (en % de la mobilité nominale)

SRAM : nouvelle mémoire, 2ème innovation

2ème innovation :Réduction de la conductance du PMOS

Réduction de la variabilité du PMOS

stabilité accrue

1ère innovation :Utilisation de dispositifs NMOS non dopés

transistors PMOS peu

conducteurs



42

0 1 10 100 10001

10

100

1000

10000

longueur (µm)

Del

ais

(ps)

45nm

130nm

32nm

22nm

14nm

65nm

90nm

45nm

130nm

32nm

14nm

65nm

90nm

22nm

[2010]

[2001]

[2013]

[2020]

[2007]

[2005]

[2016]

Lignes d’interconnexion – longueur critique

01/10/08

Longueur critique

Ligne de longueur variable

2000200220042006200820102012201420162018202010

100

1000

100

1000

10000

Longueur critique (échelle absolue)

Longueur critique (échelle relative)


Lo

ng

ueu

r ab

solu

e (µ

m)

Lo

ng

ueu

r re

lati

ve (

no

mb

re d

e ca

rrés

de

mét

aux)


130nm, 90nm, 65nm, 45nm, 32nm, 22nm, 16nm Dispositifs, R, C, Géométries ITRS



43

Longueur de ligne et sortance de la cellule variables

Lignes d’interconnexion – influence de la largeur des transistors

01/10/08

2001 2005

2007 2010

2013 2016

2020

2001 2005

2007 2010

2013 2016

2020



2001 2005

2007 2010

2013 2016

2020

2001 2005

2007 2010

2013 2016

2020

2001 2005

2007 2010

2013 2016

2020

2001 2005

2007 2010

2013 2016

2020

2001 2005

2007 2010

2013 2016

2020

2001 2005

2007 2010

2013 2016

2020

longueur

larg

eur

du t

ransi

stor



44

Lignes d’interconnexion – délai optimal avec répéteurs

01/10/08



1,E-10

1,E-09

1,E-08

1 10 100 1000

Dél

ai (s

)

Nombre de répéteurs

90nm

45nm

22nm14nm

90nm

45nm

32nm

22nm

14nm

Ligne de longueur fixe avec nombre de répéteurs variable



45


01/10/08

Conception


Technologie



3. Evaluation de circuits complexes Effets des résistances seules Evaluation circuit à routage fixe Flot de conception entièrement prédictif



46

Evaluation circuit à routage fixe

01/10/08



Additionneur / Multiplieur : 5000 transistors, 65nm, 58µm x 52µm10 bits adder & Multiplier ~ 5000 transistors

1E-11

1E-10

1E-09

2000 2005 2010 2015 2020 2025

Production Year

Sw

itch

ing

Tim

e (s

)

BULK

Thin Films

DG

16% / year

1E-11

1E-10

1E-09

2000 2005 2010 2015 2020 2025


Dél

ai d

u c

ircu

it

BULK

Filmes minces

Double Grille

16% / an

Oscillateur en anneau

Ref : M. Sellier et al., JJAP



47

Placement routage prédictif (1)

01/10/08

65nm

80,4%

22nm

83,1%

16nm

94,8%

scénario de résistance

Répartition des longueurs de fil :

Distribution des cellules

Densité de cellules :

Nombre grandissant de buffers

Contraintes respectées? OUI OUI NON

Circuit non fonctionnel


65nm Résistance ITRS



48

Placement routage prédictif (2)

01/10/08

Spice models

code RTL

Modèles d’interconnections

Techno.lef (=DRM)

fichier GDS

libraries de Std cells

RapportsSpécifications du circuit (ex: fréquence d’horloge, surface)

Outils de Caractérisation, Synthèse & Placement

Routage

Extrapolation à partir d’autres technologiesTravail de modélisation

Technologie 45nm existante

Technologie 45nm virtuelle basée seulement sur des données 65nm



45nm

Placement routage prédictif : résultats 32nm


32nm Dispositifs, R, C, Géométries, Libraires, Fréquence, Floor Plan STM

0

2000

4000

6000

8000

10000

CLK IV DLY BF

AUTRE

Type de cellules

Nom

bre

CLK

IV

DLY

BF

AUTRE

CLK

IV

DLY

BF

AUTRE

32nm

0

2000

4000

6000

8000

10000

CLK IVDLY BF

AUTRE

Type de cellules

Nom

bre

CLK

IV

DLY

BF

AUTRE

CLK

IV

DLY

BF

AUTRE

01/10/08 49



50

Plan







Conclusion

01/10/08



51

Conclusion

Loi de Moore en dangerProblématiques liées au dispositifProblématiques liées au circuitProblématiques communes (variabilité, résistance)

Kit de conception prédictifModélisation des dispositifsModélisation des interconnexions

Evaluations circuitVariabilité :

Solutions prometteuses, dispositifs peu dopés

Interconnexion :Longueur de ligne critiquePerte d’influence de la taille des transistorsLes répéteurs sont une solution limitée par nature

Circuit :Flot de conception prédictifPas de problèmes de délais pour les blocs de faible dimensionsEtude à poursuivre sur des blocs de plus grande dimension

01/10/08

evaluation au niveau des circuits des futures technologies cmos soutenance de thèse pour obtenir le...

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