elt 3722 electronica digital ii 2.- diseÑo de...

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ELT 3722 ELECTRONICA DIGITAL II

CAPITULOS

1.- DISEÑO LOGICA SECUENCIA SINCRONA

2.- DISEÑO DE CONTADORES

3.- DISEÑO DE REGISTROS

4.- LOGICA SECUENCIAL ASINCRONA MODO NIVEL

5.- CONVERSORES ADC Y DAC

6.- MEMORIAS

7.- LOGICA SECUENCIA ASINCRONA MODO PULSO

BIBLIOGRAFIA

1.- SISTEMAS ELECTRONICOS DIGITALES MANDADO

2.- ELECTRONICA DIGITAL MODERNA ANGULO J.M.

3.- DISEÑO DIGITAL M. MANO

4.- FUNDAMENTO DE SISTEMAS DIGITALES FLOYD

5.- DISEÑO DIGITAL WAKERLY

6.- SISTEMAS DIGITALES TOCCI

7.- ANALISIS Y DISEÑO DE CIRCUITOS LOGICOS DIGITALES NAGLE ET.AL.

8.- DISEÑO DIGITAL MARKOWITZ

9.- FUNDAMENTOS DE DISEÑO DIGITAL ROTH

10.- ELECTRONICA DIGITAL ARTIGAS

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CAPITULO 1 DISEÑO LOGICA SECUENCIAL SINCRONA

Es una combinación de lógica combinacional y de realimentación.

Figura 1

Los circuitos síncronos cambian en instantes discretos de tiempo.

Están gobernados por circuitos de reloj (Clock) (C.P.) o pulsos de reloj.

Son circuitos secuenciales, es decir, que pueden memorizar secuencias de eventos.

Por ejemplo: son circuitos secuenciales los candados con clave tipo caja fuerte, mientras que los

candados tipo cerradura de maletines de viaje son combinacionales.

Candado con combinación cerradura con clave

Figura 2

Otro ejemplo seria un teléfono que es un elemento secuencial ya que memoriza la secuencia de

números a discar. Los elementos de memoria son los flip flops.

Por ejemplo se tiene el flip flop SR cuyo diagrama se muestra a continuación:

Figura 3

LOGICA

COMBINACIONAL

MEMORIA

SALIDAS

UNA O MÁS

ENTRADAS

3 6 9 0

3

Q S R Q(t+1)

0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 X 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 X

Tabla de verdad del Flip Flop

Figura 4

Simbolo del flip flop SR

Figura 5

De la tabla de verdad se obtiene

Figura 6

De donde Q(t+1)=S + R’Q si SR=0

Por ejemplo un Flip flop tipo D

Figura 7

Tabla de verdad del flip flop D

Q D Q(t+1)

0 0 0 0 1 1 1 0 0 1 1 1

Figura 8

4

Símbolo

Pasa datos Q(t+1)=D

Figura 9

Ejemplo.- un flip flop J-K J= set K=reset

Q

Q

J

CP

K

Figura 10

Símbolo

Figura 11

Q(t+1)=JQ’ + K’Q ecuación del flip flop

Flip Flop tipo T

Figura 12

Símbolo

5

Figura 13

Q(t+1)=TQ’ + T’Q

Reloj de Disparo.-

Los disparos de los diferentes Flip flops se realizan por pulsos en los que se pueden notar varios

tipos.

Respuesta al borde positivo

Respuesta al borde negativo

Respuesta al nivel positivo

Figura 14

Flipo Flop tipo D disparado por flancos

Latch D amo esclavo

Q

QGRB

CLR

D

AMO

Q

QGRB

CLR

D

ESCLAVO

D

CP

Figura 15

Análisis de un circuito secuencial síncrono.- Vamos a analizar un circuito previamente

implementado, el circuito tiene una entrada X, una salida Z y dos flip flop tipo SR, este circuito

tiene dos flip flops ya que tiene cuatro estados, en general numero de estados = 2m numero de

estados y m el numero de flip flops.

6

Figura 16

Construimos la tabla de estado analizando uno por uno los diferentes valores que toman tanto las

salidas como las entradas, siempre accionadas por el C.P. (Pulso de reloj)

Tabla de estados.-

Estado Presente Estado Siguiente Salida Z

X=0 X=1 X=0 X=1

A B A B A B

0 0 0 0 0 1 0 0

0 1 1 1 0 1 0 0

1 0 1 0 0 0 0 1

1 1 1 0 1 1 0 0

Tabla 1

Estado presente: antes de la ocurrencia del pulso de reloj.

Estado Siguiente: Después de la aplicación del pulso.

Salida: Estado de la salida en el estado presente.

Se puede hacer análisis de los diferentes tipos de flip flops (J-K, T, D)

Un circuito secuencial con m flip flops y n entradas tendrá 2m renglones y 2n columnas de acuerdo

a n entradas tanto en el estado siguiente como en las salidas.

Diagrama de estados.-

7

Figura 17

X/Z Significa que x es la entrada y Z es el valor de salida en cada transición.

Representación gráfica de la tabla de estados en la que se observa mejor el flujo de datos de uno y

otro estado.

Si existe una entrada hay dos transiciones.

Figura 18

Pero si existen dos entradas hay 4 transiciones en general si hay n entradas existen 2n transiciones

para cada estado.

Figura 19

Ecuaciones de estado.-

Para el FF A de la tabla se tiene:

A(t+1)=ABX’+AB’X’+ABX’+ABX

Despejando

A(t+1)=(AB+AB+AB)X’+ABX

Se puede minimizar por medio de la tabla de Karnaugh

Tabla 2

8

A(t+1)=AB+BX’+AX’

Se eleva a la forma de un flip flop SR

A(t+1)=A(B+X’)+BX’

A(t+1)=A(B’.X)’+BX’

Donde BX’=S y B’X=R , entonces como A(t+1)=S+R’A

Ecuación del flip flop SR A

De igual forma

Tabla 3

B(t+1)=A’BX’+A’B’X+A’BX+ABX

Con la tabla

B(t+1)=BX+A’X+A’B

B(t+1)=A’X+B(X+A’)

B(t+1)=A’X+B(X’A)’

De donde S=A’X y R=AX’ entonces B(t+1)=S+R’B ecuación del flip flop f SR B

Tabla de Excitación.-

De la tabla de verdad del Flip Flop SR se tiene

Q S R Q(t+1)

0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 X 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 X

Tabla 4

Se rearma la tabla a la siguiente forma

Q(t) Q(t+1) S R

0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0

Tabla 5

Tabla de excitación flip flop SR

Similarmente se construyen las otras tablas.

9

Q(t) Q(t+1) J K

0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0

Tabla 6

Tabla de excitación flip flop JK

Q(t) Q(t+1) D

0 0 0 0 1 1 1 0 0 1 1 1

Tabla 7

Tabla de excitación flip flop D

Q(t) Q(t+1) T

0 0 0 0 1 1 1 0 1 1 1 0

Tabla 8

Tabla de excitación flip flop T

Ejercicio para los alumnos.-

Demostrar las otras tablas de excitación para los otros flip flops.

Reducción de estados.-

Este proceso se usas para minimizar circuitos ya que se tendrá en cuenta que m flip flops

producen 2m estados.

Se construye asi a partir de una tabla de estados no asignada.

Por ejemplo la tabla de estados con estados equivalentes.

Estado Presente

Estado Siguiente Salida Z

X=0 X=1 X=0 X=1

a a b 0 0

b c d 0 0 c a d 0 0

d e f 0 1

e a f 0 1

f g f 0 1

g a f 0 1

Tabla 9

Tabla de implicaciones

10

Todos los estados menos el último

Todos los estados menos el primero

Tabla 10

Reglas a seguir:

1) Las salidas deben ser iguales para dos estados implicados.

2) Se anotan en las casillas los estados implicados.

Luego se hace una segunda pasada anulando o tickeando las diferentes implicaciones.

Del ejemplo se tiene:

Estados equivalentes (d,f) y (e,g)

Entonces se pueden hacer que d=f y e=g entonces se anulan los estados ya sea el d ó f y e ó g

De donde.

Estado Presente

Estado Siguiente Salida Z

X=0 X=1 X=0 X=1

a a b 0 0

b c d 0 0

c a d 0 0

d e d 0 1

e a d 0 1

Tabla 11

Tabla de estados reducida.

De siete estados se redujo a cinco estados aunque el numero de flip flops que son tres no se

redujo, pero sí la lógica combinacional se reducirá.

Asignación de estados.-

Si se tiene una tabla de estados, se puede asignar cada estado con un único valor digital, pero

estos pueden ser muchos tipos de asignación.

Estado

A B C D e

En general, si el número de estados es m, se tiene que

de estado.

Entonces las formas de asignar las 2r combinaciones de variables de estado a los m estados, hay

reglas para poder elegir.

1) Se deben examinar los renglones de la tabla de estados que tengan anotaciones idénticas

por el estado siguiente en cada co

asignaciones adyacentes.

2) Las anotaciones de estado siguiente para un renglón dado, deben recibir asignaciones

adyacentes.

3) Las asignaciones deben hacerse de tal manera que se simplifiquen los mapas de salida.

Modelo de Mealy y Moore.-

Un modelo secuencial tiene entradas, salidas y estados internos.

Pero hay dos modelos de circuitos secuenciales: Mealy y Moore, difieren en la forma en que se

generan las salidas.

Mealy.-

La salida es función tanto del estado actual

Moore.-

La salida solo es función del estado actual.

Otros ven el modelo secuencial como FSM Finite State Machine.

Mealy.-

11

Estado Asignación 1 Asignación 2 Asignación 3

001 000 000 010 010 100 011 011 010 100 101 101 101 111 011

Tabla 12

En general, si el número de estados es m, se tiene que donde r son las variables

Ecuación 1


Se deben examinar los renglones de la tabla de estados que tengan anotaciones idénticas

por el estado siguiente en cada columna, entonces estos renglones deben recibir

asignaciones adyacentes.

Las anotaciones de estado siguiente para un renglón dado, deben recibir asignaciones

Las asignaciones deben hacerse de tal manera que se simplifiquen los mapas de salida.

Un modelo secuencial tiene entradas, salidas y estados internos.


La salida es función tanto del estado actual como de las entradas.

La salida solo es función del estado actual.

Otros ven el modelo secuencial como FSM Finite State Machine.

donde r son las variables


Se deben examinar los renglones de la tabla de estados que tengan anotaciones idénticas

lumna, entonces estos renglones deben recibir

Las anotaciones de estado siguiente para un renglón dado, deben recibir asignaciones

Las asignaciones deben hacerse de tal manera que se simplifiquen los mapas de salida.


Diagrama de estados Mealy

Moore.-

Diagrama de estados Moore.

12

Figura 20

00 10

01 11

1/0

1/00/0

0/1 1/00/1

0/1

1/0

Figura 21

Figura 22

00/0

1

01/0

11/1 10/0

1

0 0

1

0 0

1

13

Figura 23

Tabla de estados de excitación.-

Estado Presente Entrada Estado Siguiente Entradas FF JK A B X A B JA KA JB KB 0 0 0 0 0 0 X 0 X 0 0 1 0 1 0 X 1 X 0 1 0 1 0 1 X X 1 0 1 1 0 1 0 X X 0 1 0 0 1 0 X 0 0 X 1 0 1 1 1 X 0 1 X 1 1 0 1 1 X 0 0 X 1 1 1 0 0 X 1 X 1

Tabla 13

Y luego se simplifica

JA=BX’ KA=BX

JB=X KB=(A�B)’

Tabla 14

Procedimiento de diseño.-Se debe seguir un check list para realizar todas las tareas referentes al

diseño secuencial síncrono.

1) Planteamiento del problema.

2) Diagrama de estados

3) Tabla de Estados

4) Reducción de estados.

5) Asignación de estados.

6) Determinación del tipo de Flip flop

7) Tabla de excitación y salida

8) Mapas o método tabular para simplificar

9) Diagrama lógico.

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Ejemplo de diseño.-

Diseñar un circuito que detecte tres o más “1” en una línea de entrada serial. Para este caso X es la

entrada y Z es la salida y su secuencia seria más o menos así:

X: 0011001111

Z: 0000000011

Y su diagrama de estados es el siguiente:

Figura 24

Su tabla de estados es la siguiente:

Estado Presente Estado siguiente Salida X=0 X=1

S0 001 000 0

S1 010 010 0

S2 011 011 0

S3 100 101 1

Tabla 15

Continuar el ejemplo como ejercicio para los alumnos.

CAPITULO 2 DISEÑO DE CONTADORES

Este es un circuito secuencia que pasa de estado a estado cuando se aplican pulsos de control a él.

Estos pulsos pueden ser cíclicos o al azar. Existen los contadores binarios o en cualquier sistema de

numeración.

Existen contadores sincrónicos y los de rizo. En este capítulo vamos a diseñara un contador

sincrónico.

Contador binario, diagrama de estados.

15

Figura 25

No existen entradas, pero podría haber si son entradas de control.

Como es un contador binario, ya no necesita asignarlos ya que efectivamente ya están asignados.

Un ejemplo de contador con entradas sería así:

00

01

10

11

0

00

0

1

11

1

Figura 26

Si la entrada X=1 el contador es ascendente pero si la entrada es =0 el contador es descendente.

El resto del diseño es el anteriormente estudiado, es decir después de realizar el diagrama de

estados podemos continuar con:

1) Diagrama de estados

2) Tabla de estados

3) Tabla de excitación de estados

4) Minimización

5) Diagrama lógico

6)

Tampoco necesita minimizar la tabla de estados, ya que como es un contador, necesita de todos

sus valores.

Ejemplo de tabla de estados de excitación con flip flops tipo T

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Estado Presente Estado siguiente TA2 TA1 TA0

000 001 0 0 1

001 010 0 1 1

010 011 0 0 1 011 100 1 1 1

100 101 0 0 1

101 110 0 1 1

110 111 0 0 1

111 000 1 1 1

Tabla 16

TA2=A1A0 TA1=A0 TA0=1

Diseño con ecuaciones de estados.-

Con flip flops tipo D cuya ecuación característica es Q(t+1)=D

Estado Presente Estado siguiente

A B X A B

0 0 0 0 0 0 0 1 0 1 1 0 1 0

0 1 1 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0

Tabla 17

A(t+1)=DA(A,B,X)= Σ(2,4,5,6)

B(t+1)=DB(A,B,X)= Σ(1,3,5,6)

DA=A’BX’+AB’X’+AB’X+ABX’

=(A’B+AB)X’+AB’(X+X’)

=(A’+A)BX’+AB’

=BX’+AB’

Similarmente:

DB=A’X+B’X+ABX’

Implementando:

17

Figura 27

Contadores en cascada (rizo).-

Sirven para trabajar con módulos mayores. La última etapa excita a la entrada del siguiente

contador.

Figura 28

Contador mod(4) 4 estados

Figura 29

Se colocan contadores en cascada para poder lograr contadores de mayor módulo.

18

C.P.

Mod(16)

Figura 30

También existen los divisores de frecuencia como el siguiente.

Figura 31

CTEN=Count Enable o habilitar conteo.

TC= Terminal Count o fin de conteo

Practica para los alumnos.-

Figura 32

Que modulo cuenta el contador global?

Cuantos contadores de décadas en cascada se necesitan para dividir la frecuencia del reloj entre

1,000,000?

Contadores programables.-

Vamos a estudiar a los integrados 74160 y 74163 cuyos diagramas de pines se presentan a

continuación.

Figura 33

D3…D0 Datos

Q3…Q0 Salidas

CLEAR Borrar (low)

LD Cargar (low)

ENP

ENT Habilitar cuenta (High)

CK Clock

RCO Fin de conteo (high)

El 74160 cuenta en BCD

MOD(4) MOD(4)

DIV8 DIV12 DIV16

19

El 74163 cuenta en binario

La programación se rige por una tabla.

CLEAR LOAD ENP ENT Ck Q2…Q0 Rco Función

0 X X X 0000 0 Borrado

1 0 X ↑ D3…D0 - Carga

1 1 0 X Q(t)-1 - No cuenta

1 1 1 ↑ Q(t)+1 - Cuenta

1 1 1 ↑ 1001 1 Fin de cuenta Tabla 18

En el 74163 el fin de cuenta es 1111

Ejercicio con contadores 74160 y 74163

Figura 34

Verificar que tipo de contador es.

CAPITULO 3 DISEÑO DE REGISTROS

Estos circuitos son secuenciales y almacenan datos, por ejemplo tenemos a los circuitos 74HC164,

74HC165, 74HC174, 74HC194, 74HC195, que podemos estudiar a cada uno en sus características

más principales.

Los registros almacenan datos y desplazan estos. Existen cuatro tipos de registros: Entrada serial y

salida serial, luego los de entrada seria, y salida paralela, los de entrada paralela y salida serial y

por último los de entrada paralela y salida paralela.

1) Entrada serial salida serial.-

Figura 35

El desplazamiento puede controlarse con una compuerta AND y una entrada que controla el

desplazamiento.

Una aplicación de este circuito es la de sumadora serie.

20

Figura 36

2) Entrada serial y salida paralela.-

Figura 37

El circuito que sigue puede ser útil para interpretar este funcionamiento.

3) Entrada paralela y salida serial.-

Q

QGRB

CLR

D

Q

QGRB

CLR

D

Q

QGRB

CLR

D

Q

QGRB

CLR

D

C.P

D0

4 1 5 2 6 3

D1 D2 D3

Shift/Load

S/S

Figura 38

El siguiente circuito como el 74166 nos sirve para identificar a este tipo.

Con LOAD=0 compuertas 4, 5, 6 esta apagadas (OFF) y 1, 2, 3 están encendidas (ON)

Con SHIFT=1 las compuertas 4, 5, 6 están encendidas (ON) y 1, 2, 3 están apagadas (OFF).

4) Entrada paralela y salida paralela.-

Ejemplo esta el 74LS194

21

Figura 39

Registro de desplazamiento bidireccional.-

Figura 40

Si R=1 desplazamiento a la derecha R/L=1 de 1 a 4 están en HIGH

Si L=0 desplazamiento a la izquierda R/L=0 de 5 a 8 están en HIGH.

Este es un registro bidireccional que se carga en forma serial y desplaza ya sea a izquierda o

derecha dependiendo de sus pines de control.

CAPITULO 4 LOGICA SECUENCIAL ASINCRONA (MODO NIVEL)

Algunas características que podemos mencionar de este tipo de lógica se enumeran a

continuación:

1) Estos circuitos no utilizan pulso de reloj.

2) El cambio de estados ocurre cuando cambian las variables de entrada.

3) Son circuitos más económicos.

Estos circuitos se pueden representar en un diagrama de bloques.

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Figura 41

El circuito o sistema será estable si ocurre que yi=Yi i=1, 2, 3, … k

Funcionan bajo el modo Fundamental que permite que cambie solo una entrada a la vez y solo

cuando este está en un estado estable.

También se los conoce como circuitos en modo fundamental.

Análisis.-

La realimentación puede o no tener flip flops que se llaman en este caso seguros o latches. Vamos

a analizar un circuito ya realizado o implementado.

Figura 42

Existen dos lazos, una variable de entrada X y 2 realimentaciones y1 y y2, el retardo puede ser de 2

a 10 nseg. Más o menos 1 nseg. por pie de longitud de cable. Las variables de excitación pueden

ser las salidas directas del sistema.

Al analizar dicho circuito vamos a resolver unas ecuaciones lógicas que resultan de este sistema.

Y1=xy1+x’y2

Y2=xy’1+x’y2

De cada ecuación formamos una tabla tipo Karnaugh.

23

Figura 43

Luego unimos ambas tablas para formar una sola.

0 1X

y1 y2

00

01

11

10

Y1 Y2

00 01

11 01

11 10

00 10

Figura 44

Verificamos la condición yi=Yi y encerramos en un circulo aquellos estados que cumplen la

condición y1y2=Y1Y2.

Esta tabla se denomina tabla de transición.

Esta tabla tiene semejanza con la tabla de estados donde las variables de excitación son los

estados siguientes y las variables secundarias son los estados presentes.

Procedimiento.-

Para lograr una tabla de transición hemos seguido estos pasos.

1) Ver los lazos de realimentación

2) Las salidas son Yi y las entradas son yi donde i=1, 2, 3, k

3) Derivar funciones booleanas de todas las Yi o sea Y=f(x,y)

4) Graficar en un mapa tipo K a todas las variables de excitación.

5) Combinar todas las tablas encontradas.

6) Buscar los estados estables.

Tabla de flujo.-

Esta tabla es la tabla de transición pero sus estados son alfanuméricos, es decir no están valoradas

o asignadas. También se incluye la salida del circuito si la hubiera.

24

Figura 45

Tablas de flujo.

Asignando la segunda tabla de flujo se tiene que a=0 y b=1

Simplificando

Y1=x1x2’+x1y1 Z=x1x2y1

Figura 46

Implementando

X1y1

y1

Y1X2

Z

Figura 47

Circuito implementado.

Condiciones de carrera.-

Este fenómeno ocurre cuando las variables de entrada cambian dos o más simultáneamente.

Existen dos tipos de condiciones de carrera la Crítica y la no crítica.

Figura 48

25

El estado final estable es el mismo

No depende de orden de cambio de variables de estado.

Condición de carrera no crítica.

Figura 49

Los estados finales estables son diferentes.

Esta condición es de carrera crítica.

Estabilidad.-

Figura 50

En este circuito vamos a presentar un fenómeno que es la inestabilidad.

Se resuelve la implementación anterior.

Y=(x1y)’x2

Y=(x1’+y’)x2

Y=x1’x2 +y’x2

Y=x1’x2+y’x2

Se dibuja un mapa tipo K

Figura 51

En el gráfico se ve que cuando x1x2=11 si viene de cualquier otra combinación, produce una

oscilación entre 0 y 1 indefinidamente.

De este hecho, se puede indicar que:

En la tabla de transición, si existe una columna que no tenga ni un solo estado estable, entonces se

dice que el circuito tendrá una inestabilidad. El circuito no realizará el trabajo para el que fue

diseñado.

Circuitos con latches (seguros).-

En este tipo de diseños se usarán los latches del tipo NOR o NAND asíncronos.

LATCH NOR.

26

Figura 52

Tabla de verdad

S R Q Q’

1 0 1 0 0 0 1 0 Después de SR=0 0 1 0 1 0 0 0 1 Después de SR=1 1 1 0 0

Tabla 18

Redibujando el latch NOR

Figura 53

Resolviendo el latch.

Y=((S+y)’+R)’ si SR=0

Y=(S+y).R’

Y=SR’ + R’y

Pero como SR=0

Y=SR’+SR+R’y

Y=S(R’+R)+R’y

Y=S+R’y

Ecuación del seguro NOR-

Dualmente como ejercicio los alumnos pueden encontrar la ecuación del latch o seguro NAND.

Figura 54

R

S Y=Q

y

27

Figura 55

Y=(S(Ry)’)’ = S’ + Ry

Y=S’ + Ry ecuación del latch NAND

Si S’R’=0

Análisis con latch.-

Figura 56

Resolvemos para S1 R1 R2 S2

S1= x1y2

R1=x1’x2’

S2=x1x2

R2=x2’y1

Verificamos que SR=0 la condición tiene que cumplirse.

S1R1=x1y2x1’x2=0

S2R2=x1x2x2’y1=0

Ambas cumplen dicha condición

Luego realizamos la tabla de transición.

Y1=S1+R’y1

Ecuación prototipo

Reemplazando:

Y1=x1y2+(x1’x2’)’y1

Y=x1y2+x1y1+x2y1

Y2=S2+R2’y2

Reemplazando:

Y2=x1x2+(x2’y1)’y2

Y2=x1x2+(x2y1’)y2

Y2=x1x2+x2y2+y1’y2

Combinando ambas ecuaciones en un mapa se tiene

28

00 01Y1

y1 y2

00

01

11

10

0 0

0 0

0 1

0 1

0 0

1 1

1 1

1 1

11 10 00 01Y2

00

01

11

10

0 0

1 1

0 1

0 0

1 0

1 1

1 0

1 0

11 10

00 01Y1Y2

y1 y2

00

01

11

10

00 00

01 01

00 11

00 10

01 00

11 11

11 10

11 10

11 10

Figura 57

En esta tabla de transición existe una condición de carrera crítica.

Cuando y1y2x1x2=1101 y x2 se mueve de 1 a 0.

Y=Q(t) Y=Q(t+1)

Implementación.-

Es un diagrama lógico de la tabla de transición

Ejemplo si tenemos una tabla de transición con latches.

Figura 58

Implementación solo con lógica combinacional.

Y=x1x2’+x1y

Ahora utilizamos la tabla de excitación del seguro SR

y Y) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0

Tabla 19

29

S=x1x2’ R=X1’

Figura59

Implementando con latch NOR tenemos:

Figura 60

Para realizar lo dual es decir implementar con latches NAND hacemos

S’=x1x2’ entonces S=(x1x2’)’

R’=x1’ entonces R=x1

Entonces implementamos con latches NAND

Figura 61

Procedimiento de diseño.-

Hacemos un check list de todo el procedimiento.

1) Planteamiento del problema

2) Realizar la tabla de flujo primitiva.

3) Reducción de estados (diagrama de fusión)

4) Tabla de flujo reducida, Asignación.

5) Tabla de transición

6) Minimización ya sea lógica combinacional o uso de seguros.

7) Diagrama lógico.

Ejemplo de diseño.-

Se debe diseñar un circuito en modo fundamental que realice las siguientes condiciones.

1) Si G=1 entonces D=Q

2) Si G=0 entonces Q retiene.

30

Figura 62

Tabla de flujo primitiva

Figura 63

Método de minimización de pares equivalentes mediante diagrama de fusión.

Se procede como se explicó anteriormente, excepto que ya no se buscan estados equivalentes

sino pares compatibles.

Figura 64

Elegimos pares compatibles.

(a,b)(a,c)(a,d)(b,e)(b,f)(c,d)(e,f)

Diagrama de fusión.-

31

Figura 65

Unimos todos los puntos correspondientes a la compatibilidad del par, luego se forman o no,

figuras geométricas definidas, es decir, recta, triángulo, cuadrado, etc. Mas sus diagonales.

En general polígonos de n lados mas sus diagonales.

Los polígonos más grandes son los llamados pares compatibles maximales, y deben cumplir la

cobertura cerrada, es decir, cubre todos los estados y cerrado significa que se incluyen los estados

implicados.

En el ejemplo se elimina (a,b) ya que está cubierto por los otros pares compatibles.

Se eligen (a,c,d) y (b,e,f), se cumple la cobertura y el cierre.

Tabla de flujo reducida.-

Figura 66

Asignado a=0 y b=1

Figura 67

Minimizando.

Y=DG+G’Y Q=DG + G’y = Y

32

Implementando con lógica combinacional.

Q=Y

D

G

y

Figura 68

Implementando con seguros (latches) SR utilizando las tablas de excitación.

00 01DG

0

1

X X

0 1

0 X

0 0

11 10

R

Figura 69

S=DG R=D’G

Implementando con latch NOR

Figura 70

S=DG R=D’G

Para latch NAND se aplica la dualidad

Figura 71

S’=DG R’=D’G

Despejando

S=(DG)’ R=(D’G)’

S=D’+G’ R=D+G’

33

CAPITULO 5 CONVERSORES ADC Y DAC

Son elementos digitales que están situados como interfaces entre la CPU o elemento controlador

inteligente y el mundo exterior analógico.

En el diagrama de bloque podemos ver su situación

Figura 72

Teorema del muestreo.-

Si una señal continua S(t) tiene una banda de frecuencias tal que Fm sea la máxima frecuencia en

esa banda, dicha señal puede reconstruirse sin distorsión a partir de muestras de la señal tomadas

a una frecuencia Fs siendo

Fs≥2Fm

Esquema simplificado

Figura 73

Características del FET

1) Elevada resistencia al aislamiento en OFF

2) Baja resistencia si están encendidas ON

3) Elevada velocidad de conmutación

4)

Para la reconstrucción se emplea un filtro PB con función de transfer

Respuesta plana hasta Fm luego cae a 0 entre Fm y Fs

Sk, se puede multiplexar en el tiempo.

Cuantificación y codificación.-

La cuantificación de una señal cosiste en la

determinado valor dentro de un intervalo cuyos valores son discretos o varia en incrementos fijos.

Por tanto se asigna un mismo valor en todas las señales cuya magnitud se encuentre comprendida

dentro de un intervalo, que constituye el “Escalón de cuantificación”.

Para este proceso se realizan los siguientes pasos.

1) Muestrear la señal continua

2) Cuantificar la señal propiamente dicha con un cuantificador que tiene la siguiente función

de transferencia.

34

Figura 74

Para la reconstrucción se emplea un filtro PB con función de transferencia Av

Figura 75

Respuesta plana hasta Fm luego cae a 0 entre Fm y Fs-Fm. Si existen varias señales S1, S2, S3, ….

Sk, se puede multiplexar en el tiempo.

Figura 76

-

La cuantificación de una señal cosiste en la conversión de la señal, que puede tomar un



alo, que constituye el “Escalón de cuantificación”.

Para este proceso se realizan los siguientes pasos.

Muestrear la señal continua

Cuantificar la señal propiamente dicha con un cuantificador que tiene la siguiente función

Fm. Si existen varias señales S1, S2, S3, ….

conversión de la señal, que puede tomar un



Cuantificar la señal propiamente dicha con un cuantificador que tiene la siguiente función

Niveles de d

Si esta diferencial varía en forma logarítmica, entonces existe compresión de la señal

Error de cuantificación

Si se quiere cuantificar una señal con un marge

el tamaño del escalón es:

M=∆V.P

P≤2n n numero de dígitos.

Conversores A/D.-

Existen Conversores de dos tipos

1) Conversores de transformación directa.

2) Conversores con transformación D/A intermedia

Circuito de captura y mantenimiento S&H

35

Niveles de decisión -2.5, -1.5, -0.5, 0.5, 1.5, 2.5

Diferencial de Voltaje es constante


Figura 77

Figura 78

Si se quiere cuantificar una señal con un margen pico a pico M, usando P niveles de cuantificación

n numero de dígitos.

Existen Conversores de dos tipos

Conversores de transformación directa.

Conversores con transformación D/A intermedia auxiliar.

Circuito de captura y mantenimiento S&H


n pico a pico M, usando P niveles de cuantificación

Comportamiento de la señal en el circuito S/H

A/D en paralelo (transferencia directa

T conversión =nseg., es caro por el numero de comparadores, si se nece

N bits entonces se necesitan N=2

36

Figura 79

Figura80

Comportamiento de la señal en el circuito S/H

Figura 81

A/D en paralelo (transferencia directa).-

Figura 82

, es caro por el numero de comparadores, si se necesitan N bits entonces, para

N=2n –1 comparadores

sitan N bits entonces, para

Ejercicio.-.

Determinar el código binario del ADC si n=3 bits.

A/D con rampa en escalera.-

También llamado A/D contador.

Donde Vfs voltaje a plena escala, n=Numero de bits

F=frecuencia del reloj.

Tiempos de conversión diferentes y a po

A/D con aproximaciones sucesivas

Como el 0804 este cuenta con un algoritmo especializado que se i

1) Coloca el MSB =1 inicial y el resto en 0 (1000000)

2) Si Vc>Vi sustituye 1 x 0 y coloca un 1 en MSB

37

Determinar el código binario del ADC si n=3 bits.

Figura 83

También llamado A/D contador.

voltaje a plena escala, n=Numero de bits

Figura 84

Tiempos de conversión diferentes y a poca velocidad.

A/D con aproximaciones sucesivas (0804).-

Figura 85

Como el 0804 este cuenta con un algoritmo especializado que se indica a continuación.

Coloca el MSB =1 inicial y el resto en 0 (1000000)

Si Vc>Vi sustituye 1 x 0 y coloca un 1 en MSB-1 (01000000)

continuación.

3) Si Vc<Vi no modifica MSB y coloca al MSB

4) Repite los pasos de pregunta hasta llegar a LSB

Tabla de funcionamiento del

A/D con seguimiento.-

Vref<Vin comparador en HIGH contador UP

Vref=Vin Comparador =LOW contador Down.

38

Si Vc<Vi no modifica MSB y coloca al MSB-1.

Repite los pasos de pregunta hasta llegar a LSB

Figura 86

algoritmo.

Figura 87

comparador en HIGH contador UP

Comparador =LOW contador Down.

Figura 88

A/D de pendiente simple.-

Ts=tiempo entre conversiones

T=Cuando Vi=Va

No requiere DAC

Pendiente = 1 mV/mseg.

Ejemplo

Si Vin=2 V y alcanza en 2 mseg los 2 V.

Si f= 100 Khz en 2 nseg. Han pasado 200 impulsos entonces 200 decodificado es igual a 2.0 V.

(ejemplo el VOM)

T se obtiene a partir de que Vi muestreada es igual a VA en t= T

Entonces

Donde τ=RC,la frecuencia de reloj = Fc y N=f reloj entonces

La salida depende de Fc y τ ambos dependientes de la

39

Figura 89

Ts=tiempo entre conversiones

Figura 90

Si Vin=2 V y alcanza en 2 mseg los 2 V.


T se obtiene a partir de que Vi muestreada es igual a VA en t= T

τ=RC,la frecuencia de reloj = Fc y N=f reloj entonces

La salida depende de Fc y τ ambos dependientes de la temperatura, es de baja velocidad.


temperatura, es de baja velocidad.

A/D de doble rampa.-

Cuando el conmutador cambia de posición, en la rampa positiva, en ese tiempo el contador cuenta

los impulsos que recibe del reloj.

En t=T se tiene

El reloj oscila n1 veces entonces n1T reloj = T1

T2 es el empleado en alcanzar Va elnivel 0

En el contador ha contado N pulsos de reloj

No depende de la temperatura ni de la frecuencia y de τ.

Convertidores D/A.-

40

Figura 91


los impulsos que recibe del reloj.

Figura 92

El reloj oscila n1 veces entonces n1T reloj = T1

T2 es el empleado en alcanzar Va elnivel 0

contado N pulsos de reloj

No depende de la temperatura ni de la frecuencia y de τ.


Configuración general de los convertidores D/A, los conmutadores electrónicos son

bipolar o FET.

D/A de resistencias ponderadas

Si=0 ó 1 dependiendo del valor digital de los interruptores.

41

Figura 93

Configuración general de los convertidores D/A, los conmutadores electrónicos son

D/A de resistencias ponderadas.-

Figura 94

Si=0 ó 1 dependiendo del valor digital de los interruptores.

Configuración general de los convertidores D/A, los conmutadores electrónicos son del tipo

La precisión de las resistencias juega un papel muy importante, además dichas resistencias no

deben variar con la temperatura.

Si es pequeña entonces R es muy grande.

Convertidor D/a escalera.-

Si= 0 ó 1 dependiendo del valor digital.

La impedancia desde el amplificador operacional es constante igual a 3R las resistencias son mas

fáciles de conseguir.

En cualquier nodo del circuito la impedancia del circuito resistivo es 2R (constante).

Análisis se hace con Thevenin y Norton.

Y así sucesivamente.

Fórmulas de Conversores DAC

1) Salida Analógica = K entrada digital

2)

3)

4)

42


deben variar con la temperatura.

es pequeña entonces R es muy grande.

Figura 95

Si= 0 ó 1 dependiendo del valor digital.



Análisis se hace con Thevenin y Norton.

2R

2R5V 2R 2R

Ξ R

V

2

5

R

V

2

5R

Ξ

R

2.5 VI=5.5/R

Figura 96

Fórmulas de Conversores DAC.-

Analógica = K entrada digital

AFS es la salida analógica a plena escala n= Numero de bits.




AFS es la salida analógica a plena escala n= Numero de bits.

Para los ADC

1) Tiempo de conversión

2) ADC de aprox. Sucesivas Tc= CAS= Nx1 ciclos de reloj.

Existen dos tipos de memorias

Read Only Memory.

Entre las RAM se subdividen en Estáticas y Dinámicas, entre las estáticas se pueden describir las

síncronas de ráfaga ASRAM y las asíncronas SBRAM

Entre las dinámicas se han desar

Fast Page Mode, las EDO Extended Data Output, las BEDO Burst Extended Data Ouput, y las SRAM

Synchronous DRAM.

SRAM.-

Un módulo o célula unitaria de una SRAM.

SRAM asíncrona MPD 4356B es de 32K x 8

43

Tiempo de conversión t=μseg., N Numero de bits.

ADC de aprox. Sucesivas Tc= CAS= Nx1 ciclos de reloj.

CAPITULO 6 MEMORIAS.-

Existen dos tipos de memorias lsas RAM y las ROM RAM por Random Access Memory y ROM por


síncronas de ráfaga ASRAM y las asíncronas SBRAM

Entre las dinámicas se han desarrollado muchas formas entre las que podemos indicar las FPM


Un módulo o célula unitaria de una SRAM.

Figura 97

Figura 98

asíncrona MPD 4356B es de 32K x 8

t=μseg., N Numero de bits.

lsas RAM y las ROM RAM por Random Access Memory y ROM por


rollado muchas formas entre las que podemos indicar las FPM


CS en nivel bajo lectura WE=1, G1=OFF y G2= ON

Escritura WE=0, G1=ON y G2= OFF

Cs = chip select

WE= Write Enable

OE= Output Enable.

SRAM Síncrona de ráfaga.-

Se sincroniza con el reloj del sistema

operación más rápido.

Hay dos tipos de SRAM síncrona, las de flujo directo (asíncrona) y las Pipeline (síncrona).

Las de flujo directo no tiene registro de salida de datos, los datos fluyen asíncronamente a

líneas de entrada salida a través de buffers de salida.

La de pipeline dispone de un registro de salida de datos, los datos de salida se presentan

síncronamente en las líneas de E/S.

44

Figura 99

CS en nivel bajo lectura WE=1, G1=OFF y G2= ON

Escritura WE=0, G1=ON y G2= OFF

Figura 100

Se sincroniza con el reloj del sistema (Microprocesador) de tal manera que consiguen una


Las de flujo directo no tiene registro de salida de datos, los datos fluyen asíncronamente a

de entrada salida a través de buffers de salida.


síncronamente en las líneas de E/S.

(Microprocesador) de tal manera que consiguen una


Las de flujo directo no tiene registro de salida de datos, los datos fluyen asíncronamente a las


45

Figura 101

DRAM.-

Celda unitaria.

Figura 102

Cuando se elige el transistor (Fila) entonces el transistor conduce y el valor de la memoria entra

por la línea de bit y carga al capacitor y este tiene que permanecer cargado para que se lea

cuantas veces se lo requiera.

El funcionamiento más explicativo es el que se da con el siguiente gráfico.

Fila

Columna (línea de bit)

C

BufferDout

R/W’

Din

Figura 103

46

El escribir un 1 se coloca un pulso R/W bajo, Din=alto y Fila =alto, y refresco= bajo, a fin de que el

transistor conduzca y cargue al capacitor C.

Para leer se pone R/W=alto, Dout=alto, Refresco=bajo y Fila = alto. Para el refresco se pone en alto

para que se vuelva a cargar el capacitor.

DRAM de 1 Mega x 1 bit 1048576 bits.

Figura104

CAS=Column Address Strobe

RAS= Row Address Strobe

Primero lee las diez primeras direcciones (A0 a A9) con CAS que lo lleva al latch de fila.

Luego lee las siguientes diez direcciones (A10 a A19) con RAS que la lleva al latch de columnas.

Ciclo de modo pagina.- Una página es un sector de memoria disponible en una misma dirección de

fila y que consta de todas las columnas de dicha fila.

RAS= una vez CAS unas 1024 veces., toda la fila completa.

El ciclo de refresco de una DRAM es de 8 o 16 mseg. O 100 mseg.

Tipos de RAM.-

FPM DRAM Modo paginado: misma fila y todas las columnas.

EDORAM Salida de datos extendida.

CAS no se desactiva. Entonces activa la siguiente columna más rápido.

BEDO RAM En ráfaga (burst edoram) 4 direcciones de fila en ráfaga.

SDRAM Synchronous DRAM

Sincronizada con reloj del sistema.

Memorias ROM.-

Mantiene datos permanentemente (no volátiles).Hay varios tipos desde el primer módulo de

memoria ROM.

1) Rom de máscara.-

Memoria permanente grabada en la fábrica con uso de funciones lógicas de uso extendido. Se usa

configuración de transistor y su valor puede ser presencia o ausencia de dicho transistor.

Fila

+

Rom Básica.-

Organización de un chip ROM 256 x 4

47


y su valor puede ser presencia o ausencia de dicho transistor.

Columna

+Vdd

Fila

+Vdd

Figura 105

Figura 106

Organización de un chip ROM 256 x 4

Figura 107


y su valor puede ser presencia o ausencia de dicho transistor.

Columna

ROM típico de 1024 = 256 x 4 y matriz de 32 x 32

Memorias PROM.-

Estos módulos contenían fusibles o hilos que podían ser fundidos por un proceso llamado

“quemado” pero este proceso es irreversible, ya que lo que está fundido no puede volver a unirse.

Matriz Básica.-

La corriente I a través del fusible abierto es = “0”, fusible intacto = “1”, se usa un programador

para tal cometido

Programador PROM

48

ROM típico de 1024 = 256 x 4 y matriz de 32 x 32

Figura 108



Figura 109

D= VDD

fusible abierto es = “0”, fusible intacto = “1”, se usa un programador



fusible abierto es = “0”, fusible intacto = “1”, se usa un programador

Diagrama simplificado de una PROM.

UVEPROM.-

Estas memorias se reconocen por las ventanas que tiene en la parte central que permite el

borrado de los datos por medio de luz UV que elimina los electrones de la puerta flotante, pero.

Elimina todos los datos de un solo movimiento Ej. C64 de 8K x 8 CMos

EEPROM.-

Es una PROM borrable eléctricamente estas memorias pueden ser borradas con pulsos

y se pueden volver a cargas dentro del circuito de funcionamiento.

Hay EEPROM demos puerta flotante y de MNOS meta Nitrate Silicon Oxide, que permite mediante

voltaje agregar o eliminar carga en la pue

La celda es más o menos así:

Puerta flotante

Aplicando 21 voltios entre G y D se induce una carga hacia la compuerta flotante donde se

carga hacia la compuerta. Invirtiendo el voltaje remueve la carga por tanto se pueden borrar

celdas individualmente (8 bits) eléctricamente.

Por ej. Intel 2864 tiene circuito de programación y borrado incluido en el chip.

49

Figura 110

Diagrama simplificado de una PROM.


rrado de los datos por medio de luz UV que elimina los electrones de la puerta flotante, pero.

todos los datos de un solo movimiento Ej. C64 de 8K x 8 CMos

Es una PROM borrable eléctricamente estas memorias pueden ser borradas con pulsos

se pueden volver a cargas dentro del circuito de funcionamiento.


voltaje agregar o eliminar carga en la puerta flotante.

Puerta flotante

Puerta flotante

Línea de carga activa alta

+VDD

Línea de bit activa baja

Figura 111

Aplicando 21 voltios entre G y D se induce una carga hacia la compuerta flotante donde se


its) eléctricamente.



rrado de los datos por medio de luz UV que elimina los electrones de la puerta flotante, pero.

Es una PROM borrable eléctricamente estas memorias pueden ser borradas con pulsos eléctricos,


Línea de carga

Aplicando 21 voltios entre G y D se induce una carga hacia la compuerta flotante donde se induce



Algunas de las características de las memorias EPROM son:

- Programables por el usuario, borrado y reprogramado.

- No volátil

- Voltajes de programación de 10 a 25 voltios a 50 mseg. Por dirección.

- Celda MOS transistor con compuerta flotante estado normal apagado = 1 lógico.

- Se borran con UV o eléctricamente.

- La UV borra toda la memoria a la vez.

-

Memorias FLASH.-

Son memorias de alta densidad

flotante.

Celda básica

Muchos electrones mayor carga = “0” lógico

Su funcionamiento

1) Programación

2) Lectura

3) Borrado

Para el primer punto Inicialmente todas las células están cargadas con un “1” lógico. Se añaden

electrones a la puerta flotante.

50

Figura 112

Algunas de las características de las memorias EPROM son:

Programables por el usuario, borrado y reprogramado.

programación de 10 a 25 voltios a 50 mseg. Por dirección.

Celda MOS transistor con compuerta flotante estado normal apagado = 1 lógico.

UV o eléctricamente.

La UV borra toda la memoria a la vez.

densidad, no volátiles su celda es un único transistor MOS de puerta

Figura 113

Muchos electrones mayor carga = “0” lógico, pocos electrones menor carga = “1” lógico.

Inicialmente todas las células están cargadas con un “1” lógico. Se añaden

electrones a la puerta flotante.

programación de 10 a 25 voltios a 50 mseg. Por dirección.

Celda MOS transistor con compuerta flotante estado normal apagado = 1 lógico.

, no volátiles su celda es un único transistor MOS de puerta

, pocos electrones menor carga = “1” lógico.

Inicialmente todas las células están cargadas con un “1” lógico. Se añaden

El Vprog es más positiva respecto a la fuente S Esta carga se almacena indefinidamente.

En cuanto a la lectura la tensión Vread es posi

almacenada en la puerta flotante,

Si la carga es poca, entonces el transistor se activa y la lectura es “1”.

Para el proceso de borrado, se elimina toda la carga de la compuerta flotante aplicando un voltaje

positivo a la fuente respecto de la compuerta de control. Una vez descargada la puerta flotante, el

transistor está vacío y su carga es un “1” lógico.

Las memorias Flash siempre se borran para volver a reprogramarlas.

La matriz básica de una memoria flash es:

51

Figura 114


En cuanto a la lectura la tensión Vread es positiva a la puerta de control, si existe mucha carga

flotante, entonces el transistor no se activa, luego el valor leído es “0”.

Si la carga es poca, entonces el transistor se activa y la lectura es “1”.

Figura 115

e borrado, se elimina toda la carga de la compuerta flotante aplicando un voltaje


transistor está vacío y su carga es un “1” lógico.

Figura 116

as Flash siempre se borran para volver a reprogramarlas.

La matriz básica de una memoria flash es:


tiva a la puerta de control, si existe mucha carga

no se activa, luego el valor leído es “0”.

e borrado, se elimina toda la carga de la compuerta flotante aplicando un voltaje


52

Figura 117

Tabla de comparación de todas las memorias.-

Tipo de memoria

volátil Alta densidad

Celda con Un solo transistor

Reescribe en el Sistema final

Flash No Si Si Si

SRAM Si No No Si

DRAM Si Si Si Si

ROM No Si Si No

EPROM No Si Si No

EEPROM No No No Si

Como se ve las memorias Flash tienen todas las cualidades que otros no tienen. Las memorias

Flash también consumen menos potencia que una DRAM.

CAPITULO 7 LOGICA SECUENCIAL ASINCRONA (MODO PULSO)

En esta modalidad se tienen pulsos no periódicos en la entrada y no existe reloj de sincronización.

Existen algunas diferencias entre las tablas de estado de los circuitos con modalidad de reloj y las

de modo pulso.

También existen algunos criterios de diseño que debemos tomar en cuenta.

1) Todos los pulsos de entrada deben ser suficientemente amplios para disparar a los flip

flops, o de lo contrario deben ser del tipo maestro-esclavo.

53

2) No se producirán dos pulsos de entrada separados en el tiempo por un espacio menor que

el periodo correspondiente a la velocidad máxima de repetición de pulsos de los flip flops

(Prohibido dos pulsos simultáneamente)

3) El número de columnas de la tabla de estado es igual al número de entradas de pulso del

sistema

3 entradas en modo pulso

Figura 118

Estado Presente Estado siguiente X1 X2 X3

Q0 Q0 Q2 Q3 Q1 Q0 Q3 Q2 Q2 Q0 Q3 Q1 Q3 Q0 Q1 Q0

Tabla 20

4) Si existen además de las entradas de pulso, entradas de modo nivel, entonces el número

de columnas de la tabla de estado es:

� � � . 2�

Donde N= numero de columnas de la tabla de estado

n= número de entradas de modo pulso.

m= número de entradas modo nivel.

Salidas.-

En circuitos de modo reloj, las salidas son función de las entradas y las variables, es decir:

Salidas = F (entradas, variables)

Y dichas salidas son niveles.

En modo pulso:

1) Si las salidas son función de las entradas y variables, entonces las salidas son pulsos.

Existe una salida específica para cada combinación posible de estados y entradas.

2) Si las salidas son función de variables solamente, entonces las salidas son niveles y se

definen en los intervalos entre pulsos y el número de salidas no es mayor al número de

estados.

a) Mealy

54

Estado Presente Estado siguiente X1 X2 X3

Q0 Q1,0 Q2,0 Q0,0 Q1 Q2,0 Q3,0 Q0,0 Q2 Q2,0 Q2,0 Q0,0 Q3 Q2,1 Q2,0 Q0,0

Tabla 21

Ejemplo de tabla de estados modo Mealy.

Entrada pulso, salida pulso un 1= pulso y 0 no pulso

b) Moore.

Estado Presente Estado siguiente Salida X1 X2 X3 Z0

Q0 Q1 Q2 Q0 0 Q1 Q2 Q3 Q0 0 Q2 Q2 Q2 Q0 0 Q3 Q4 Q2 Q0 0 Q4 Q2 Q0 Q0 1

Tabla 22

Entrada pulso, salida nivel.

Diagrama de estados.-

MEALY

Figura 119

MOORE

55

Q0/0

Q3/0

Q1/0

X3

Q2/0

X1 X2

X1, X2

X1

X2X2

Q4/1

X3 X3

X3

X1 X1, X2

X3

Figura 120

Se pueden realizar conversiones Mealy – Moore y viceversa.

El proceso de diseño es el mismo que para la modalidad de reloj.

Si se considera al reloj como una entrada entonces el circuito de reloj se vuelve caso especial

Mealy.

Por ejemplo.-

Existen tres subciclos de un proceso que vienen en diferente orden.

Existe un verificador de secuencia que recibe un pulso de terminación de cada subciclo K.

El pulso K verificador debe restaurar y enviar un valor de error en la salida.

Los tres pulsos de terminación de cada subciclo se denominan A, B, C no se reciben en ese orden.

Solución.-

Existen posibles secuencias:

ABC Correcta

ACB Incorrecta

BAC Incorrecta

BCA Incorrecta

CBA Incorrecta

CAB Incorrecta

Realizamos el diagrama de estados del problema.

MEALY

56

Figura 121

Realizamos la tabla de estados; solo existen entradas pulso.

Estado Presente Estado siguiente A B C K

Q1 Q2,0 Q5,0 Q5,0 -,- Q2 -,- Q3,0 Q5,0 -,- Q3 -,- -,- Q4,0 -,- Q4 -,- -,- -,- Q1,0 Q5 Q5,0 Q5,0 Q5,0 Q1,1

Tabla 23

Esta es una tabla de estados incompletamente especificada.

Podemos inferir de la tabla que Q3 es equivalente a Q4 o sea Q3=Q4.

Entonces:


Q1 Q2,0 Q5,0 Q5,0 -,- Q2 -,- Q3,0 Q5,0 -,- Q3 -,- -,- Q3,0 Q1,- Q5 Q5,0 Q5,0 Q5,0 Q1,1

Tabla 24

Asignando Q1=00, Q2=01, Q3·=11 y Q5=10, tenemos


00 01,0 10,0 10,0 -,- 01 -,- 11,0 10,0 -,- 11 -,- -,- 11,0 00,- 105 10,0 10,0 10,0 00,1

57

Tabla 25

El proceso de minimización se realiza solo juntando adyacencias en columna y no así en fila, ya que

las entradas no están asignadas, mantienen su condición.

Por tanto, además utilizando las tablas de excitación del FF S-R tenemos:

A BS1

y1 y2

00

01

11

10

0 1

X 1

X X

X X

1 X

1 X

X 0

X 0

C K

A BR1

00

01

11

10

X 0

X 0

X X

0 0

0 X

0 X

0 1

0 1

C K

S1=B+C R1=K

A BS2

y1 y2

00

01

11

10

1 0

X X

X X

0 0

0 X

0 X

X 0

0 0

C K

A BR2

00

01

11

10

0 X

X 0

X X

X X

X X

1 X

0 1

X X

C K

S2=y1’A R2=K+y1’C

Figura 122

Solo por columnas

Para la salida la tabla es:

A BZ

y1 y2

00

01

11

10

0 0

X 0

X X

0 0

0 X

0 X

0 0

0 1

C K

Z=y2’K

Figura 123

El diagrama lógico será

58

Figura 124

Existen diferencias fundamentales en el tratamiento de los mapas K y en la minimización.

MOORE.-

El diagrama de estados en modalidad Moore será el siguiente.

Figura 125

Como el sistema es de salida nivel, entonces las salidas son opcionales hasta el momento que K

verifique la existencia o no de error.

De tal manera que en el estado 5 la salida es 1 y la salida en el estado 4 es 0 y opcional para las

restantes.

Ejercicio.-

Comprobar que las salidas del ejemplo en Moore serán :

S1= B+C, R1=K, S2= Ay1’, R2= Cy1’+K

Salida Z=y2’

El circuito casi es el mismo exceptuando la de salida que se toma directamente de y2

Nota: todos los apuntes fueron recopilados de los libros que figuran en bibliografía.

elt 3722 electronica digital ii 2.- diseÑo de...

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