college engineering electrical engineering logic design lab report._4.pdf · lab familiarization,...

16
College: Engineering Programme Electrical Engineering Course : Logic Design Lab

Upload: others

Post on 22-Mar-2020

15 views

Category:

Documents


0 download

TRANSCRIPT

Page 1: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

College : Engineering

Programme Electrical Engineering

Course : Logic Design Lab

Page 2: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 2 of 16

Course Report

Institution : Al Majmaah University Date of CR 25/ 1 / 2017

College/ Department Engineering/ Electrical Engineering

A Course Identification and General Information

1. Course title: Logic Design Lab Code: EE 207 Section 96

2. Name of course instructor Dr Yazeed Qasaymeh Location : College of

Engineering

3. Year and semester to which this report applies: 2016/2017 1st Semester 4. Number of students starting the course? 13 Students completing the course? 10

5. Course components:

Lecture Tutorial

Laboratory/

Studio Practical Other Total

Contact

Hours 0 0 30 0 0 30

Credit 0 0 1 0 0 1

B- Course Delivery :

1. Coverage of Planned Program

Topics Covered

Planned Contact

Hours

Actual Contact

Hours Reason for Variations (*)

Introduction to laboratory equipment and

their use like ETS-5000 advance logical

training system.

2 2 …………………………………..

Digital electronic training system,

Connectivity of ICs, logic Gates,

equipment.

2 2 …………………………………..

Lab Familiarization, Basic Logic Gates

(OR, AND & NOT, NOR, NAND XOR

& XNOR Gates)

4 4 …………………………………..

Boolean Functions, Adder & Subtractor 4 4 …………………………………..

Decoders & Encoders, Multiplexers &

Magnitude Comparator 8 8 …………………………………..

Code Converters, Latches & Flip-Flops,

Registers & Shift Registers. 6 6 …………………………………..

Synchronous & Asynchronous Counters 4 4 …………………………………..

( * ) if there is a difference of more than 25% of the hours planned

Page 3: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 3 of 16

2. Consequences of Non-Coverage of Topics

Topics not Fully Covered

(if any) Effected Learning Outcomes Possible Compensating Action

None ………………………………. ……………………………….

3. Course learning outcome assessment.

List course learning outcomes List methods of

assessment for each

LO

Summary

analysis of

assessment

results for each

LO

Knowledge

..................................................................... .................. ..................

Cognitive Skills

b

construct experiments on Basic Logic Gates (OR,

AND & NOT, NOR, NAND XOR & XNOR

Gates)

construct experiments on Boolean Functions and

Adder & Subtractor

Standardized

exams

93% [final exam Q3]

construct experiments on ICs ( Decoders &

Encoders, Multiplexers & Magnitude Comparator)

Standardized

exams

90% [final exam Q3]

construct experiments on Code Converters,

Latches & Flip-Flops, Registers & Shift Registers.

construct experiments on Synchronous

&Asynchronous Counters

c

solve basic circuits problems

solve ICs problems Standardized

exams

70% [final exam Q5]

Interpersonal Skills & Responsibility

..................................................................... .................. ..................

Communication, Information Technology, Numerical

Psychomotor

..................................................................... .................. ..................

Summarize any actions you recommend for improving teaching strategies as a result of

evaluations in table 3 above.

The assigned teaching strategies are more than enough.

Page 4: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 4 of 16

4. Effectiveness of Planned Teaching Strategies for Intended Learning Outcomes set out in the

Course Specification

List Teaching Methods set out in Course

Specification

Were They

Effective? Difficulties Experienced (if any) in Using

the Strategy and Suggested Action to Deal

with Those Difficulties. No Yes

Giving Lectures X NO

C. Results 1. Distribution of Grades

Letter

Grade

Number of

Students

Student

Percentage Analysis of Distribution of Grades

A+ 0 0 % ………………………………………………………..

A 2 15.38 % One Student was close to A+

B+ 1 7.69 % One Student was close to A

B 1 7.69 % ………………………………………………………..

C+ 2 7.6 % One Student was close to B

C 2 15.38 % ………………………………………………………..

D+ 2 15.38 % One Student was close to C

D 0 0 % ……………………………………………………….

F 0 0 % ……………………………………………………….

Denied

Entry 0 0 % ……………………………………………………….

In Progress 0 0% ………………………………………………………..

Incomplete 0. 0 % ………………………………………………………..

Pass 10 76.92 % Ten students passed the course

Fail 0 0 % ………………………………………………………..

Withdrawn 3 23.07 % Three students dropped the course

Page 5: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 5 of 16

2. Analyze special factors (if any) affecting the results

The results are within the normal distribution and pass percentage is good.

3. Variations from planned student assessment processes (if any) .

a. Variations (if any) from planned assessment schedule (see Course Specifications)

Variation Reason

None

b. Variations (if any) from planned assessment processes in Domains of Learning

Variation Reason

None

4. Student Grade Achievement Verification :

Method(s) of Verification Conclusion

All papers are reviewed by independent

reviewer from the department who will who

will double check the sum of the total marks

Level of fairness of collection is fairly high

Grades approved by Head of department and

the dean of the EC. Approved

D. Resources and Facilities

Difficulties in access to resources

or facilities (if any)

Consequences of any difficulties experienced for

student learning in the course

None ……………………………………………

E. Administrative Issues

Organizational or administrative difficulties

encountered (if any)

Consequences of any difficulties experienced for

student learning in the course

None ……………………………………………

F Course Evaluation 1 Student evaluation of the course (Attach summary of survey results)

a. List the most important recommendations for improvement and strengths

The course evaluation survey shows that the students are fairly agree with course delivery

and contends

b. Response of instructor or course team to this evaluation

The course instructor is glad that the students are agreed with course delivery

Page 6: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 6 of 16

2. Other Evaluation :

a. List the most important recommendations for improvement and strengths

………………………………………………………………………………………………

………………………………………………………………………………………………

………………………………………………………………………………………………

………………………………………………………………………………………………

b. Response of instructor or course team to this evaluation:

………………………………………………………………………………………………

………………………………………………………………………………………………

………………………………………………………………………………………………

………………………………………………………………………………………………

G Planning for Improvement 1. Progress on actions proposed for improving the course in previous course reports (if any).

Actions recommended

from the most recent course

report(s)

Actions Taken

Action Results

Action Analysis

Updating the description,

Syllabus, specification

The EE

curriculum is

under revision

and updating

……………… ………………

2. List what other actions have been taken to improve the course

Force the students to use the Lab manual and reference book

3. Action Plan for Next Semester/Year

Actions Recommended for

Further Improvement

Intended Action Points

(should be measurable) Start

Date

Completion

Date

Person

Responsible

a) More student participation

Ask students to complete

solving some theoretical

problems to the end during

the lab to relate the theory

to practice

Beginning

of second

semester

2016/2017

End of

second

semester

2016/2017

Course

Instructor

b) Review the course CLOs

The course CLOs will be

updated by course

instructor and reviewed by

assigned committees

Beginning

of second

semester

2016/2017

End of

second

semester

2016/2017

Course

Instructor

Page 7: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 7 of 16

Course Instructor:

Name: Dr Yazeed Qasaymeh

Signature: ............................. Date Report Completed: 25 /1 / 2017

Program Coordinator:

Name: Dr Abdullah Almuhasien

Signature: ............................. Date Received : / / 2017

Page 8: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Page 8 of 16

Important Notes :

A separate Course Report (CR) should be submitted for every course and for each (

section " Male & Female" or Academic Programme or campus location where the

course is taught ) even if the course is taught by the same person

Each CR is to be completed by the course instructor (Separate reports attached )

and given to the program coordinator At the end of each course

Course Reports are to discuss by the academic ( Programme ) Department Council

Page 9: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 15/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/15

Page 15 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقتةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

طاشنلا ررقملاب :

ةعيبط

ررقملا مقر :

ا ةسدنهل ةعمجملاب

لمعم ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق ددع نيلجسملا : 13

ـررقملا ةيادب ةلئسأ ةصاخ ب

طسوتملا ةبسنلا %

يباسحلاقفاوا ىلا دح ام قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا مطلقا (1) ال واافق (2) دونب

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا % تناك طوطخلا ةيساسألا امب) يف تاراهملاو تامولعملا كلذ يتلا ررقملا ممص 2 28.57 1 14.29 2 28.57 1 14.29 1 14.29 7 2.71 54.2

لتطويرها) ةحضاو ةبسنلاب لي.

1

تناك تابلطتم حاجنلا ررقملا يف امب) يف تابجاولا كلذ يتلا متي مييقتلا ءانب 1 14.29 1 14.29 2 28.57 2 28.57 1 14.29 7 3.14 62.8

اهيلع، تاكحمو التقييم) ةحضاو ةبسنلاب لي.

2

تناك رداصم يتدعاسم فررقملا ي امب) يف كلذ تاعاسلا ةيبتكملا وضعل ةئيه 1 14.29 1 14.29 1 14.29 2 28.57 2 28.57 7 3.43 68.6

سيردتلا، والمراجع) ةحضاو ةبسنلاب لي.

3

عومجملا 4 19.05 3 14.29 5 23.81 5 23.81 4 19.05 3.09 61.87

ريدقتلا : ىضرم

Page 10: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 16/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/16

Page 16 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقت ةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

طاشنلا ررقملاب :

ةعيبط

ررقملا مقر :

ةسدنهلا ةعمجملاب

لمعم ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق ددع نيلجسملا : 13

ةلئسا ةصاخ ررقملا ةيادبب

طسوتملا لاةبسن %

يباسحلاقفاوا ىلا دح ام قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا مطلقا (1) ال اوافق (2) دونب

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا % تناك طوطخلا ألاساسية ( امب يف تاراهملاو تامولعملا كلذ يتلا ررقملا ممص 1 33.33 1 33.33 0 0 0 0 1 33.33 3 2.67 53.4

لتطويرها ) ةحضاو ةبسنلاب لي .

1

تناك تابلطتم حاجنلا في المقرر ( امب يف تابجاولا كلذ يتلا متي مييقتلا ءانب 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60

اهيلع، تاكحمو التقييم ) ةحضاو ةبسنلاب لي .

2

تناك رداصم يتدعاسم في المقرر ( امب يف كلذ تاعاسلا ةيبتكملا وضعل ةئيه 1 33.33 1 33.33 0 0 0 0 1 33.33 3 2.67 53.4

سيردتلا، والمراجع ) ةحضاو ةبسنلاب لي .

3

عومجملا 3 33.33 2 22.22 1 11.11 0 0 3 33.33 2.78 55.6

ريدقتلا : ىضرم

Page 11: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 17/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/17

Page 17 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقتةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

طاشنلا ررقملاب :

ةعيبط

ررقملا مقر :

ةسدنهلا ةعمجملاب

لمعم ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق ددع نيلجسملا : 13

ةلئسأ ةصاخ امب ثدح لالخررقملا

طسوتملا ةبسنلا %

يباسحلاقفاوا ىلا دح ام قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا مطلقا (1) ال اوافق (2) دونب

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا % ناك ررقملا ذيفنت ءايشألاو يتلا بلط ينم اهؤادأ ةقستم عم طوطخلا ةيساسألا 1 14.29 0 0 2 28.57 3 42.86 1 14.29 7 3.43 68.6

للمقرر.

1

ناك ررقملا ذيفنت ءايشألاو يتلا بلط ينم اهؤادأ ةقستم عم طوطخلا ةيساسألا 1 33.33 1 33.33 0 0 0 0 1 33.33 3 2.67 53.4

ررقملل .

1

ناك وضع ةئيه سيردتلا امزتلم لكشب ررقملا ءاطعإب لماك لثم) : أدب 1 33.33 0 0 0 0 1 33.33 1 33.33 3 3.33 66.6

، دادعإلا دجاوت وضع ةئيه لكشب سيردتلا مئاد ، لاتارضاحم يف تقولا ددحملا

سيردتلا يف ةدعاسملا داوملل ديجلا، وهكذا ) .

2

ناك وضع ةئيه سيردتلا امزتلم لكشب ررقملا ءاطعإب لماك (مثل: أدب 1 14.29 0 0 3 42.86 2 28.57 1 14.29 7 3.29 65.8

، دادعإلا دجاوت وضع ةئيه لكشب سيردتلا مئاد ، تارضاحملا يف تقولا ددحملا

سيردتلا يف ةدعاسملا داوملل ديجلا، وهكذا).

2

ىدل وضع ةئيه سيردتلا يذلا موقي ميدقتب ررقملا اذه ماملإ لماك ىوتحمب 1 14.29 1 14.29 2 28.57 2 28.57 1 14.29 7 3.14 62.8

المقرر.3

ىدل وضع ةئيه سيردتلا يذلا موقي ميدقتب ررقملا اذه ماملإ لماك ىوتحمب 1 33.33 0 0 0 0 1 33.33 1 33.33 3 3.33 66.6

المقرر .3

4 ناك وضع ةئيه سيردتلا ادوجوم ةدعاسملل لالخ تاعاسلا ةيبتكملا . 1 33.33 0 0 0 0 1 33.33 1 33.33 3 3.33 66.6

4 ناك وضع ةئيه سيردتلا ادوجوم ةدعاسملل لالخ تاعاسلا المكتبية . 1 14.29 0 0 2 28.57 2 28.57 2 28.57 7 3.57 71.4

5 كنا وضع ةئيه سيردتلا اسمحتم امل موقي بتدريسه . 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60

5 ناك وضع ةئيه سيردتلا اسمحتم امل موقي بتدريسه . 1 14.29 0 0 2 28.57 2 28.57 2 28.57 7 3.57 71.4

6 ناك وضع ةئيه سيردتلا امتهم ىدمب ناكو يمدقت انيعم لي. 1 14.29 0 0 3 42.86 1 14.29 2 28.57 7 3.43 68.6

6 ناك وضع ةئيه سيردتلا امتهم ىدمب ناكو يمدقت مانيع لي . 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60

، تاصيخلتلا 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60 صوصنلا ةءورقملا ) ، ناك لك ام مدقي ررقملا يف اثيدح اديفمو

، عجارملا، امو شابهها ) .7

، تاصيخلتلا، 1 14.29 1 14.29 2 28.57 2 28.57 1 14.29 7 3.14 62.8 صوصنلا ءورقملاة ) ، ناك لك ام مدقي ررقملا يف اثيدح اديفمو

عجارملا، امو شابهها).7

8 تناك رداصملا يتلا اهتجتحا يف ررقملا اذه ةرفاوتم املك جاتحأ إليها . 1 33.33 1 33.33 0 0 0 0 1 33.33 3 2.67 53.4

8 تناك رداصملا يتلا اهتجتحا يف ررقملا اذه ةرفاوتم املك تنك جاتحأ إليها. 1 14.29 1 14.29 2 28.57 1 14.29 2 28.57 7 3.29 65.8

9 ناك كانه مادختسا لاعف ةينقتلل معدل يميلعت يف هذا المقرر. 1 14.29 1 14.29 3 42.86 1 14.29 1 14.29 7 3 60

9 ناك كانه دختساما لاعف ةينقتلل معدل يميلعت يف هذا المقرر . 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60

10 تدجو اعيجشت ءاقلإل ةلئسألا ريوطتو ةصاخلا يراكفأ يف هذا المقرر. 1 14.29 1 14.29 3 42.86 1 14.29 1 14.29 7 3 60

10 تدجو اعيجشت ءاقلإل ةلئسألا ريوطتو ةصاخلا يراكفأ يف هذا المقرر . 1 33.33 0 0 0 0 1 33.33 1 33.33 3 3.33 66.6

Page 12: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 18/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/18

Page 18 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقتةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

طاشنلا ررقملاب :

ةعيبط

ررقملا مقر :

ةسدنهلا ةعمجملاب

لمعم ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق ددع نيلجسملا : 13

ةلئسأ ةصاخ امب ثدح لالخررقملا

طسوتملا ةبسنلا %

يباسحلاقفاوا ىلا دح ام قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا مطلقا (1) ال اوافق (2) دونب

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا %، لماعملا، 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60 دعاست ءايشألا يتلا تبلط ينم يف هذا المقرر ( ةطشنألا ةيفصلا

وهكذا ) يف ريوطت يتفرعم يتاراهمو يتلا ررقملا فدهي لتعليمها .

12

60 3 7 14.29 1 14.29 1 42.86 3 14.29 1 14.29 1 ، الماعمل ، عاستد ءايشألا يتلا تبلط ينم يف ررقملا اذه ةطشنلا) ةيفصلا

وهكذا) يف ريوطت يتفرعم يتاراهمو يتلا ررقملا فدهي لتعليمها.

12

تناك ةيمك لمعلا يف ررقملا اذه ةبسانتم عم ددع تاعاسلا ةدمتعملا 1 14.29 2 28.57 1 14.29 2 28.57 1 14.29 7 3 60

ةصصخملا للمقرر.

13

تناك ةيمك لمعلا يف ررقملا اذه ةبسانتم عم ددع تاعاسلا ةدمتعملا 1 33.33 0 0 1 33.33 0 0 1 33.33 3 3 60

ةصصخملا للمقرر .

13

14 تمدق يل تاجردتابجاولا تارابتخالاوا يف ررقملا اذه لالخ وقت معقول . 1 33.33 1 33.33 0 0 0 0 1 33.33 3 2.67 53.4

14 تمدق يل تاجردتابجاولا تارابتخالاو يف ررقملا اذه لالخ وقت معقول. 1 14.29 0 0 3 42.86 2 28.57 1 14.29 7 3.29 65.8

15 حيحصت ناك يتابجاو يتارابتخاو الداع ومناسبا. 1 14.29 0 0 3 42.86 1 14.29 2 28.57 7 3.43 68.6

15 حيحصت ناك يتابجاو تارابتخاوي الداع ومناسبا . 1 33.33 1 33.33 0 0 0 0 1 33.33 3 2.67 53.4

16 تحضو يل ةلصلا نيب ررقملا اذه تاررقملالاو ىرخألا بالبرنامج ( القسم ) . 1 33.33 0 0 0 0 1 33.33 1 33.33 3 3.33 66.6

16 تحضو يل ةلصلا نيب ررقملا اذه تاررقملاو ىرخألا جمانربلاب (القسم). 1 14.29 1 14.29 2 28.57 1 14.29 2 28.57 7 3.29 65.8

عومجملا 30 23.81 13 8.73 42 23.81 29 16.98 36 26.67 3.14 62.8

ريدقتلا : ىضرم

Page 13: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 19/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/19

Page 19 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقتةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

لاطاشن ررقملاب :

ةعيبط

ررقملا مقر :

ةسدنهلا ةعمجملاب

لمعم ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

ددع نيلجسملا : 13

ميوقتررقملا

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق

طسوتملا ةبسنلا %

يباسحلاقفاوا ىلا دح ما قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا مطلقا (1) ال اوافق (2) دونب

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا % 1 ام هتملعت يف ررقملا اذه مهم ينديفيسو مستقبال. 1 14.29 1 14.29 3 42.86 1 14.29 1 14.29 7 3 60

1 ام هتملعت يف ررقملا اذه مهم ينديفيسو سمتقبال . 0 0 1 33.33 1 33.33 0 0 1 33.33 3 3.33 66.6

يندعاس ىلع ررقملا اذه ىلع يتردق نيسحت ريكفتلا لحو تالكشملا الدب نم 0 0 3 42.86 1 14.29 2 28.57 1 14.29 7 3.14 62.8

ظفحتامولعملا فقط.2

يندعاس ىلع ررقملا اذه يتردق نيسحت ىلع ريكفتلا لحو تالكشملا الدب نم 0 0 1 33.33 1 33.33 0 0 1 33.33 3 3.33 66.6

ظفحتامولعملا فقط .2

3 يندعاس ىلع ررقملا اذه نيسحت يتاراهم يف ىلع لمعلا لكش فريق. 0 0 2 28.57 2 28.57 1 14.29 2 28.57 7 3.43 68.6

3 يندعاس ع ررقملا اذهىل نيسحت يتاراهم يف ىلع لمعلا لكش فريق . 0 0 1 33.33 1 33.33 0 0 1 33.33 3 3.33 66.6

4 يندعاس ىلع ررقملا اذه ىلع يتردق نيسحت لاصتالا بفاعلية. 0 0 1 14.29 2 28.57 2 28.57 2 28.57 7 3.71 74.2

4 يندعاس ىلع ررقملا اذه ىلع يتردق نيسحت لاصتالا بفاعلية . 0 0 1 33.33 1 33.33 0 0 1 33.33 3 3.33 66.6

عومجملا 1 1.79 11 29.17 12 30.95 6 10.72 10 27.38 3.33 66.5

ريدقتلا : ديج

Page 14: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 20/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/20

Page 20 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقتةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

طاشنلا ررقملاب :

ةعيبط

ررقملا مقر :

ةسدنهلا ةعمجملاب

ملمع ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

ددع نيلجسملا : 13

ميوقتلا ماعلا

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق

طسوتملا ةبسنلا %

يباسحلاقفاوا ىلا دح ام قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا مطلقا (1) ال اوافق (2) ونبد

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا % 1 رعشأ لكشب اضرلاب ىلع ماع ىوتسم ةدوج هذا المقرر . 0 0 0 0 2 66.67 0 0 1 33.33 3 3.67 73.4

1 رعشأ لكشب اضرلاب ماع نع ىوتسم ةدوج هذا المقرر. 0 0 2 28.57 2 28.57 2 28.57 1 14.29 7 3.29 65.8

عومجملا 0 0 2 14.29 4 47.62 2 14.29 2 23.81 3.48 69.6

ريدقتلا : ديج

Page 15: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 21/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/21

Page 21 of 16

ـ لصفلا األول 38/37 ه1438/ 1437 يعماجلا ماعلل نيعم ررقم يف سيردتلا ةئيه وضع مييقتةسدنهلا ةيئابرهكلا

يلمع

43962

مسقلا :

طاشنلا ررقملاب :

ةعيبط

ررقملا مقر :

ةسدنهلا ةعمجملاب

لمعم ميمصتلا يقطنملا

207 رهك

لاـكــلـيـة :

ـرر : م قملا ساـ

ـقــرر : ز ملا مرـ

سأــتــملا ذاـقــرر : ديزي دمحم مركا همياسق ددع نيلجسملا : 26

ةلئسأ ةصاخ امب ثدح لالخررقملا

طسوتملا ةبسنلا %

يباسحلاقفاوا ىلا دح ام قفاوأ (4) قفاوأ بشدة (5) ن

(3)

مييقتلا ال قفاوا اقلطم (1) ال اوافق (2) دونب

م

ددعلا % ددعلا % ددعلا % ددعلا % ددعلا % 11 تعجش يف ىلع ررقملا اذه ميدقت لضفأ ام عندي . 2 20 1 10 4 40 1 10 2 20 10 3 60

عومجملا 2 20 1 10 4 40 1 10 2 20 3 60

ريدقتلا : ىضرم

Page 16: College Engineering Electrical Engineering Logic Design Lab Report._4.pdf · Lab Familiarization, Basic Logic Gates (OR, AND & NOT, NOR, NAND XOR & XNOR Gates) ... construct experiments

Majmaah University

Date: 2017-02-21

Page : 22/35

ةعماج ةعمجملا

يراتلاـخ : 24-05-1438

الصفحة : 35/21

Page 22 of 16