architecture mémoire - chamilo€¦ · introduction- architecture des mémoires s. mancini....

Architecture des SoC

Architecture mémoire

S. Mancini

http://www-tima.imag.fr

http://ensimag.grenoble-inp.fr

Plan

6 Introductionq Architecture des mémoires

q Technologie des points mémoireq Hiérarchie mémoireq Méthodologieq TD: estimation de mouvement

1- Architecture des SoC- Architecture mémoire

Impact de l’architecture mémoire

2/59- Architecture des SoC- Architecture mémoireIntroduction

S. Mancini



Architecture des mémoires

Les mémoires sont destableaux de points mémoireassemblés en lignes de mot.La technologie du point mé-moire détermine les perfor-mances :

P Densité (coût par bit)P Rapidité d’accès

Mot 0

Mot 1

Mot 2

Mot N−1

Mot N−2

Ad

res

se

M bits

N m

ots

Entrée/sortie

Déco

deu

r d

’ad

resse

Lignes de mot

3/59- Architecture des SoC- Architecture mémoireIntroduction- Architecture des mémoires

S. Mancini



Organisation en colonnes

Les contraintes technologiques imposent de découper lestableaux en blocs, disposés en colonnes

I/O

Une pageUn mot

ligne

colonne

+++++++

SDRAM SMJ626162 de Texas Instrument

q Taille totale : 16 Mbitsq 2 Bancsq 2048 Lignes (11 bits)

q 256 Colonnes (8 bits)q un Mot = 16 bitsq une Page = 512 Octets


S. Mancini



RAM multi-port

Certaines RAM permettent l’accès simultané en écriture et enlecture sur plusieurs ports.

RAM

LectureEcriture

++

L’utilisateur doit gérer les éventuelles synchronisation en-tre la lecture et l’écriture


S. Mancini



Plan

q Introduction6 Technologie des points mémoire

4 SRAMq Famille (S)DRAMq Autres points mémoireq Conclusion

q Hiérarchie mémoireq Méthodologieq TD: estimation de mouvement


Technologie des SRAM

Ligne de bitLigne de bit

Ligne de motUn point mémoire deSRAM nécessite 6 tran-sistors

Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú

Ú Rapidité

Ú Technologie “standard”

Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø

Ø Densité faible

Ø Non synthétisable

7/59- Architecture des SoC- Architecture mémoireTechnologie des points mémoire- SRAM

S. Mancini



Densité des SRAM

High performance memory testing: design principles, faultmodeling, and self test. Par R. Dean Adams


S. Mancini



Performances des SRAM


S. Mancini



Plan


q SRAM4 Famille (S)DRAMq Autres points mémoireq Conclusion



Technologie des DRAM et SDRAM

SDRAM=Synchronous Dynamic RAM

Un point mémoire SDRAM ou DRAM estconstitué:

q d’un transistorq d’une capacité

Les DRAM sont asynchronesles SDRAM possèdent une interface syn-chrone

C

Ligne de bitL

ign

e d

e m

ot

Ú Ú Ú Ú Ú Ú Ú ÚÚ Grande densité Ø Ø Ø Ø Ø ØØ Rafraichissement

11/59- Architecture des SoC- Architecture mémoireTechnologie des points mémoire- Famille (S)DRAM

S. Mancini



Architecture des SDRAM

/WE BU

FF

ER

DQ

Banc A

Ligne

Banc B

ColonneContrôle

Adresse

DQM

/CS/CAS/RASCKECLK

Mode

Synchrone


S. Mancini



Accès aux SDRAM

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

��

3

R1

R1 C1 C0

R0

R0

1

R0

R0

2

C0

Lecture banc A, ligne R0, colonne C0

Lecture banc B, ligne R1, colonne C1

Lecture banc A, ligne R2, colonne C2

Burst = 8 mots

Lecture de la donnée3

Entrée de la ligne C02

Entrée de la ligne R0Précharge du banc A 1

A[0:9]

A10

A11

CAS

RAS

DQ

CLK


S. Mancini



Rafraîchissement des DRAM

Pour maintenir le contenu d’une SDRAM, il faut assurer sonrafraîchissement.

Il est réalisé par la lecture des bits mémoire à intervallesrégulier.++

La DDR3 MT41J512M4 (Micron) nécessite un rafraîchissement à une périodede 64 ms.

Il est possible de réaliser un rafraîchissementsemi-automatique.

+++++

La commande REFR doit être émise au plus toutes les 7.8 µs. Sa duréed’exécution dépend de la fréquence et de la taille de la mémoire:

. f=800 Mhz, 1 Gb, RFC=44 cycles

. f=1600 Mhz, 4 Gb, RFC=240 cycles


S. Mancini



Densités des SDRAM

Technologies dédiées

Technologie 90 nm mixte

P 430 KPortes/mm2

P SRAM 1.6 à 1.2 mm2 par Mbit

P DRAM 0.5 mm2 par Mbit


S. Mancini



Performance des SDRAM

q Densité

Mémoire Bank Densité Architecture

DDR 4 256 Mb - 1 Gb 2n-prefetch

DDR2 8 256 Mb - 1 Gb 4n-prefetch

DDR3 8 1-4 Gb 8n-prefetch

q Performances

Mémoire Freq clk Bit par cycle Freq bit CL (cycle) CL (ns)

DDR 75-200 2 150-400 2-3 ≈ 15

DDR2 200-400 2 400-800 3-6 ≈ 15

DDR3 400-800 2 800-1600 5-10 ≈ 13-15


S. Mancini



En résumé

Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú Ú

Ú Densité élevéeÚ Débit élevéÚ Coût faible

Ø Ø Ø Ø Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø Ø Ø Ø Ø

Ø Grande latenceØ Technologie spécifiqueØ ConsommationØ Non synthétisable


S. Mancini



Plan


q SRAMq Famille (S)DRAM4 Autres points mémoireq Conclusion



ROM

0 1

Lignes de bit

Lig

ne

de

mo

t

Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú

Ú PetitÚ Rapide

Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Lecture seule

19/59- Architecture des SoC- Architecture mémoireTechnologie des points mémoire- Autres points mémoire

S. Mancini



FLASH

C’est une mémoire non volatile, programmable in-situ.

��

��

Substrat p−

Grille Grille flottante

n+n+

Lignes de bit

Lig

ne

de

mo

t

On y accède par une séquenced’accès.

Contrôle

{P LogicielP Matériel

Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú

Ú Mémorisation de don-nées hors tension

Ú Accès sécurisé

Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø

Ø LentØ Technologie spécifique


S. Mancini



Registre

Φ

Φ

Φ

Φ

Φ Φ

Φ

Φ

Φ

QD

Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú

Ú RapideÚ Utilisable en synthèse

logique

Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø

Ø Gros


S. Mancini



Plan


q SRAMq Famille (S)DRAMq Autres points mémoire4 Conclusion



Types de mémoire

Type de mémoire Taille ≈ Densité Rapidité

ROM 100 KO Ú Ú Ú ÚSRAM 100 KO Ø Ø Ú ÚSDRAM GO Ú Ú ÚPROM KO Ú Ú ÚFLASH KO/GO Ú ØAssociative KO Ø Ø ØRegistres KO Ø Ø Ø Ú Ú Ú

23/59- Architecture des SoC- Architecture mémoireTechnologie des points mémoire- Conclusion

S. Mancini



Contrôleur mémoire

Le contrôleur mémoire :

P Convertit les protocoles des bus systèmeet mémoire

P Gère les accès multiplesP Gère l’espace d’adressageP Protège les donnéesP Effectue le rafraîchissement

On trouve des contrôleurs mémoiregénériques, paramétrables selonles besoins.

FlashSRAMSDRAM

Contrôleur

Bu

s s

ys

tèm

e

Bu

s s

ys

tèm

e

24/59- Architecture des SoC- Architecture mémoireTechnologie des points mémoire- Conclusion

S. Mancini



Plan

q Introductionq Technologie des points mémoire6 Hiérarchie mémoire

4 Objectifsq Scratch-Pad RAM et BRAMq Caches standards

q Méthodologieq TD: estimation de mouvement


Objectifs d’une hiérarchie mémoire

L’objectif est d’obtenir les performances de la mémoire la plusrapide au coût de la moins chère.

Cache

externeRAM

RAM

Cache données

ASIC CPU

Cache primaireInstructionsDonnées

Secondaire

Secondaire

Cache

Cache primaire

RAM externe

Ta

ille

Cache secondaire

Co

ût

pa

r b

it e

t V

ites

se

26/59- Architecture des SoC- Architecture mémoireHiérarchie mémoire- Objectifs

S. Mancini



Principe d’une hiérarchie mémoire

Une hiérarchie mémoire sert à stocker dans la mémoire laplus rapide les données les plus souvent utilisées.

Elle exploite le principe de

localité

{temporellespatiale

Les mécanismes de copie desdonnées sont plus ou moins spé-cialisés ou génériques, à gérerpar l’application ou automatiques.

DonnéeAdresse

Présence ?

RAM

RAM Externe

Interne

IP/CPU

Défaut


S. Mancini



Types de mémoires

I/O

interne

DRAM

RAM

externe

Interface

Analogique MEMS

Interface

ASIC/IP

BUS

interne

SRAM

Scratch−Pad

SRAM

SRAMControleur

CPU

I/DCache

Controleur

Mémoire


S. Mancini



Plan


q Objectifs4 Scratch-Pad RAM et BRAMq Caches standards



Scratch-Pad RAM

Une Scratch-Pad RAM (SPRAM) est une mémoire directe-ment connectée à un coeur de processeur. Elle est visibledans l’espace mémoire.

Il est possible d’y accéder en un cycled’horloge, sans arbitrage.Une SPRAM doit être gérée par le logiciel.Les données peuvent être lues/écritespar:

m Les instructions LD/ST standardsm Un DMA interne au processeur

Coeur du processeur Emotion Engine

30/59- Architecture des SoC- Architecture mémoireHiérarchie mémoire- Scratch-Pad RAM et BRAM

S. Mancini



BRAM

Une Block-RAM (BRAM) est une mémoire accessible parle bus système. C’est une IP esclave accédée par les IPsmaîtres.

En général, les BRAM servent aux échanges de données entreles processeurs et IPs maîtres.

Dans un contexte d’architecture à mémoire partagée, lesBRAM sont associées à des IP utiles à la synchronisation(gestionnaire d’interruption, etc . . . ).

31/59- Architecture des SoC- Architecture mémoireHiérarchie mémoire- Scratch-Pad RAM et BRAM

S. Mancini



Plan


q Objectifsq Scratch-Pad RAM et BRAM4 Caches standards



Objectifs

Les cache (antémémoire) sont des mémoires rapides qui dis-posent d’un mécanisme automatique de copie/écriture desdonnées/instructions de la mémoire principale.

Un cache exploite le principe de

localité

temporelle

spatiale (en adresse)

Les principaux paramètres d’efficacitésont:

m La taille mémoirem La politique de gestion

Le principal critère d’efficacité est le tauxde défaut de cache, qui dépend de cesparamètres et de l’application.

Coeur du processeur Emotion Engine

33/59- Architecture des SoC- Architecture mémoireHiérarchie mémoire- Caches standards

S. Mancini



Stratégies d’allocation des blocs

Allocationdirecte

Associativitécomplète

Associativité pargroupe

Adresse

Adresse mot

Donnée

Sélection

Défaut

Comparaison

Eti

qu

ett

eblocAdresse

Eti

qu

ett

e

Va

lid

e

Bloc

Ú Ú Ú Ú ÚSimple Peu efficace


S. Mancini




Allocationdirecte



Adresse

BlocEtiquette

Eti

qu

ett

e

Défaut

Donnée

Sélection

asso

cia

tive

Mém

oir

e

Efficace Ø Ø Ø ØComplexe


S. Mancini




Allocationdirecte



complète

Associativité

complète

Associativité

Adresse

Donnée Défaut

Ú Ú Ú Ú ÚCompromis Ø Ø Ø ØRéglage


S. Mancini



Mémoire associative

DonnéeComparateur

Etiquette

DonnéeComparateur

Etiquette

DonnéeComparateur

Etiquette

DonnéeEtiquette

Défaut


S. Mancini



Temps d’accès aux caches


S. Mancini



Performance d’un cache

Temps moyen d’accès=Temps hit+Taux de défaut*Pénalité dedéfaut??????????????????????

Comparer le temps moyen entre un cache 2-way set asso-ciative et un 4-way set associative de 8 KB.On fait l’hypothèse que le 4-way set associative permet depasser d’un Taux de défaut de 0,049 à 0,044. En faisant leshypothèses suivantes:

P le 2-way set associative a un temps de hit de 1 et le4-way set associative de 1,1

P La Pénalité de défaut du 2-way set associative est de10 (accès à un cache L2 sans défaut)

Lequel a le meilleur temps moyen d’accès?


S. Mancini



Politique de remplacement

Lors d’un défaut de cache, il faut choisir un bloc dans lequelon va stocker la donnée demandée

P AléatoireUn bloc est choisi au hasard

P LRU (Least Recently Used)la durée pendant laquelle un bloc n’a pas été accédé est mesurée

P LFU (Least Frequently Used)On mesure le nombre de fois qu’un bloc est utilisé

P FIFO L’ordre de remplacement est fixé


S. Mancini



Amélioration du taux de défaut de cache

P Architecture du cache

+ Taille du cache+ Amélioration de l’associativité+ Buffer de victimes de remplacement

P Organisation des accès mémoire

+ Organisation des données+ Structure des programmes


S. Mancini



Principaux paramètres d’efficacité

P Taille du cacheP Politique d’allocation

m Allocation directem Associativité complètem Associativité par groupe

P Politique d’écriturem Transparentm Ecriture différée

P Politique de remplacementm LRU (Least Recently Used)m Aléatoire

P Adressagem Virtuelm Physique


S. Mancini



Exemple : les coeurs Intel

Xeon

L1 : n*64 KO L2 : n/2*6 M

Intel-Core i7

L1 : n*64 KO L2-3 : 1*8 M


S. Mancini



En résumé

Les différents paramètres des caches doivent être adaptés àl’application.

Ú Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú ÚÚ Ú Ú Ú Ú Ú Ú Ú

Ú Réduit le temps d’attente

Ú Réduit les accès à la mémoirelente

Ú Transparent pour l’application

Ú Génériques

Ø Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø ØØ Ø Ø Ø Ø Ø

Ø Surface

Ø Comportement imprédictible

Ø Génériques


S. Mancini



Plan

q Introductionq Technologie des points mémoireq Hiérarchie mémoire6 Méthodologieq TD: estimation de mouvement


Spécificité des mémoires dans les systèmes intégrés

Les Systèmes Intégrés permettent :

P D’intégrer différents types de mémoires dans un mêmecircuit

P De réaliser des mémoires sur mesure

+ Largeur de mot & Adressage+ Accès

P De construire des hiéarchies mémoire adaptées àl’application

46/59- Architecture des SoC- Architecture mémoireMéthodologie

S. Mancini



Utilisation des mémoires

Les (D/S)RAM sont proposées sous la forme de macro-blocs.

Les fondeurs fournissent:

P des modèles de simulationP des masques (vue abstraite)

La synthèse sefait par instanci-ation de “boîtenoire”.

e

e

e

s

3

2

1Entity

Entity

NETLIST

Synthèse logique

Black Box

Placement

Routage

LAYOUT

VHDL RTL

Simulation

VHDL

Projet

VHDL cptl

RAM

Interface fondeur

IP

47/59- Architecture des SoC- Architecture mémoireMéthodologie

S. Mancini



Plan

q Introductionq Technologie des points mémoireq Hiérarchie mémoireq Méthodologie6 TD: estimation de mouvement


Principe de l’estimation de mouvement

La compression vidéo MPEG nécessite le calcul d’une fonctionde distance entre un bloc et ses voisins.

t

5 blocs

5 b

loc

s

Zone de recherche

Trames vidéo

Bloc courant

49/59- Architecture des SoC- Architecture mémoireTD: estimation de mouvement

S. Mancini



Blanc!


S. Mancini



Questions

Données : Flux vidéo CCIR 656 à 25 Hz, trames de dimension720*525, 8 bit par pixel. Les macro-blocs font 8*8 pixels. Lazone de recherche fait 5*5 blocs. Les trames sont arrondies(supérieur) sur un multiple de macro-bloc. Les pixels d’unetrame sont placés dans l’ordre cannonique.?????????

q Ecrire le nid de boucles qui correspond à l’estimation demouvement de tous les blocs d’une image

q Calculez le débit nécessaire pour réaliser ce traitementen temps réel


S. Mancini



Solution


S. Mancini



Questions

Sans cache : On ne souhaite pas utiliser de cache, les tramessont stockées en DDR-SDRAM (f=100 Mhz, CL=3, 32 bits).Seul le bloc courant est stocké en mémoire interne.????????????????????

q Ce débit est-il atteignable sans exploiter les burst ni lerecouvrement des accès ?

q Proposez un séquencement des calcul pour des burstde 2, 4 et 8 mots

q Calculez le débit atteignable selon la taille de burstq Comment les performances évoluent-elles en fonction

de la latence ?q Quel ordre des pixels en mémoire permetrait ce débit

sans gestion des recouvrements ?


S. Mancini



Solution


S. Mancini



Questions????

q Calculez le taux de réutilisation d’un pixel de l’image deréférence

Avec cache standard : On souhaite utiliser un cache standardde CPU pour exploiter au mieux la réutilisation.

Processeur Taille Ligne Set-Associative Selection set

PowerPC 16 KB 32 B 2 way [12..5]

TM32 16 KB 64 B 8-way [10..6]

?????????

q Superposez les “set” et macroblocsq Estimez (à la louche) les performances de ces caches

m Pour une recherche, le cache étant vide au débutm Pour la recherche suivante


S. Mancini



Solution


S. Mancini



Questions

Avec cache “maison” : La conception d’un cache maisonpermet davantage de compromis et nous allons en explorerquelques-un.??????????????

q Quelle architecture permet de ne charger que 5 blocs deréférence pour chaque nouveau bloc courant ?

m De quelle quantité mémoire avons nous besoin ?m De combien de macro-blocs mémoire (identifiez

deux cas) ?

q Même question pour un seul bloc de référence chargé ?


S. Mancini



Solution


S. Mancini



Architecture des SoCArchitecture mémoire

S. Mancini

Plan Détaillé

6 Introduction

P Impact de l’architecture mémoire

q Architecture des mémoires

P Architecture des mémoiresP Organisation en colonnesP RAM multi-port

6 Technologie des points mémoire

q SRAM

P Technologie des SRAMP Densité des SRAMP Performances des SRAM

q Famille (S)DRAM

P Technologie des DRAM et SDRAMP Architecture des SDRAMP Accès aux SDRAMP Rafraîchissement des DRAMP Densités des SDRAMP Performance des SDRAM

P En résumé

q Autres points mémoire

P ROMP FLASHP Registre

q Conclusion

P Types de mémoireP Contrôleur mémoire

6 Hiérarchie mémoire

q Objectifs

P Objectifs d’une hiérarchie mémoireP Principe d’une hiérarchie mémoireP Types de mémoires

q Scratch-Pad RAM et BRAM

P Scratch-Pad RAMP BRAM

q Caches standards

P ObjectifsP Stratégies d’allocation des blocs


P Mémoire associativeP Temps d’accès aux cachesP Performance d’un cacheP Politique de remplacementP Amélioration du taux de défaut de cacheP Principaux paramètres d’efficacitéP Exemple : les coeurs IntelP En résumé

6 Méthodologie

P Spécificité des mémoires dans les systèmesintégrés

P Utilisation des mémoires

6 TD: estimation de mouvement

P Principe de l’estimation de mouvementP Blanc!P QuestionsP SolutionP QuestionsP SolutionP QuestionsP SolutionP QuestionsP Solution

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architecture mémoire - chamilo€¦ · introduction- architecture des mémoires s. mancini....

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