apostila latches e flip

8/17/2019 Apostila Latches e Flip

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Notas de Aula: Latches e Flip-Flops

– Latch SR: NAND e NOR – Latch Controlados: SR e D – Pulsos Digitais Tempo de SETUP e HOLD – Sinais de Clock –

Flip-Flops: T, JK e D

– Entradas Assíncronas: Preset e Clear – Aplicações de Flip-Flops

O elemento de memória mais importante é o flip-flop, que é implementado a partir de portas lógicEmbora uma porta lógica, por si só, não tenha capacidade de armazenamento, alguma delas podem conectadas entre si de tal forma que permita o armazenamento de informação.

A figura abaixo mostra um símbolo genérico utilizado para representar um flip-flop.

– O flip-flop é conhecido por outros nomes, inclusive Latch e multivibrador biestável. – O circuito de um FF mais simples, ou seja, os latches, podem ser construído a partir de duas portas

NAND ou duas portas NOR.

1. Latch SR com portas NAND:

Existem duas entradas no latch: a entrada SET é a que seta Q para o estado 1; a entrada RESET é a reseta Q para o estado 0.As entradas SET e RESET estão normalmente em repouso no estado ALTO, e uma delas é pulsada nível BAIXO sempre que se deseja alterar as saídas do latch.Analisaremos os casos em que ocorrem pulsos em nível baixo nas entradas SET e RESET afimconstruir a tabela verdade de um Latch SR (NAND).Os possíveis estados de saída de um Latch são:



• SET • RESET• Estado proibido (Inválido)• Retenção

Estado de RETENÇÃO do Latch. Quando SET = RESET = 1, existem duas probabilidade para saída. Istpode ser verificado pela figura abaixo.Conforme veremos em breve, o estado atual da saída depende do que aconteceu anteriormente nas entrad

Latch SR com portas NAND:• Setando o Latch (SET)A entrada SET é pulsada para baixo, enquanto a entrada RESET é mantida em nível alto. Um pulso de níbaixo na entrada SET sempre leva o latch para o estado em que Q=1. Essa é a operação de setar o latch oFF.As figuras abaixo mostram o que acontece ao ocorrer um pulso na entrada SET para o estado BAIXO

quando: – Q=0 antes do pulso na entrada SET. – Q=1 antes do pulso na entrada SET.

• Resetando o latch (RESET)A entrada RESET é pulsada para baixo, enquanto a entrada SET é mantida em nível alto. Um pulso de níbaixo na entrada RESET sempre leva o latch para o estado em que Q=0. Essa é a operação de resetar o laou FF.As figuras abaixo mostram o que acontece ao ocorrer um pulso na entrada RESET para o estado BAIXOquando:

– Q=0 antes do pulso na entrada SET.



– Q=1 antes do pulso na entrada SET

• Estado proibidoOcorre quando SET e RESET são pulsados em nível BAIXO simultaneamente gerando um nível altoem ambas as saídas da porta NAND, de forma que, esta condição é indesejada uma vez que as duas saídasão complementares entre si.A condição em que SET = RESET = 0 não é usada em um latch com portas NAND.Resumo do Latch SR com portas NAND1. SET = RESET = 1. Essa condição é o estado normal de repouso e não tem nenhum efeito sobre o estda saída. As saídas permanecem nos mesmos estados que estavam antes dessa condição de entrada.2. SET = 0, RESET = 1. Essa condição sempre faz a saída ir para o estado em que Q=1, em que permanemesmo que a entrada SET retorne para nível ALTO. Essa é operação de setar o latch.

3. SET = 1, RESET = 0. Essa condição sempre gera um estado de saída em que Q=0, no qual permanmesmo após a entrada RESET retornar para nível ALTO. Essa é a operação de limpar ou resetar o latch.4. SET = RESET = 0. Essa condição tenta, ao mesmo tempo, setar e resetar o latch e produz . Se as entraretornarem ao 1 simultaneamente, o estado resultante é imprevisível. Essa condição é conhecida co“estado proibido” e não deve ser utilizado.

Duas portas NOR interligadas de modo cruzado podem ser usadas como um latch com portas NOR. Aconfiguração mostrada na figura abaixo é similar a configuração do latch NAND, exceto pelo fato de assaída Q e Q’ estarem em posições trocadas.

O latch NOR funciona exatamente como um latch NAND, exceto pelo fato de as entradas SET e RESET



serem ativas em nível ALTO, em vez de nível BAIXO, e o estado de repouso deste latch é SET = RESET0.

Resumo do Latch SR com portas NOR

1. SET=RESET=0.Esseéoestadoderepousoenãotem efeito sobre o estado da saída. As saídas permanecemnos mesmo estados que estavam antes dessa condição de entrada.

2. SET = 1, RESET = 0. Essa condição sempre faz a saída ir para o estado em que Q=1, no qualpermanecerá mesmo que a entrada SET retorne para nível BAIXO. Essa é operação de setar o latch.

3. SET = 0, RESET = 1. Essa condição sempre gera um estado de saída em que Q=0, no qual permanecermesmo após a entrada RESET retornar para nível BAIXO. Essa é a operação de limpar ou resetar o latch

4. SET = RESET = 1. Essa condição tenta, ao mesmo tempo, setar e resetar o latch e produz . Caso asentradas retornarem ao 0 simultaneamente, o estado resultante será imprevisível. Essa condição é conheccomo “estado proibido” e não deve ser utilizado.

Exemplo: Considere as formas de onda de SET e RESET sendo aplicadas na entrada do latch NOR.Inicialmente Q=0, assim sendo pede-se determinar a forma de onda na saída Q.



Inicialmente, SET = RESET = 0, que não afeta a saída Q permanecendo em nível BAIXO. Quando SETpara o nível ALTO no instante T1, Q vai para o nível 1 permanecendo em 1 mesmo após a entrada Sretornar para o nível 0 em T2. • Em T3 a entrada RESET vai para o nível alto e leva Q para o estado 0, noqual permanece mesmo após a entrada RESET retornar para o nível BAIXO em T4.O pulso na entrada RESET, em T5, não tem efeito sobre a saída Q, visto que ela já está em nível BAIXO

O pulso na entrada SET, em T6, leva a saída Q de volta para o nível 1, no qual permanece. Quando o circuito é energizado, não e possível prever o estado inicial da saída do flip-flop se as entraSET e RESET estiverem inativas (ou seja, S = R = 1 para um latch NAND ou como vimos anteriormeS = R = 0 para um latch NOR). Existem chances iguais de estado inicial da saída ser Q=0 ou Q=1. Idepende de fatores como os atrasos internos de propagação, capacitâncias parasitas e carga externa. Se umlatch ou FF tiver de iniciar em um estado particular para garantir uma operação adequada de um circuitoterá de ser colocado no estado desejado, ativando momentaneamente a entrada SET ou RESET no iníciooperação do circuito. Isso é obtido aplicando um pulso na entrada apropriada.Latch D (latch transparente)A configuração do Latch D é mostrada na figura.

O circuito contém um latch NAND e um direcionador de pulsos composto pelas portas NAND no 1 e 2. Aentrada comum das portas que implementam o circuito direcionador é denominada entrada de habilitação(enable, abreviado por EN).



Funcionamento

EN = 1 – A entrada D produzirá um nível BAIXO em uma das entradas SET’ ou RESET’ do latch NANDfazendo com que a saída Q tenha o mesmo nível lógico que a entrada D. Se a entrada D mudar a saída Qseguirá essas mudanças. Em outras palavras, a saída Q será igual a entrada D.

EN = 0 – A entrada D estará desabilitada a alterar o latch NAND. Assim a saída Q e Q’ permaneceram nmesmo nível lógico em que estavam antes que a entrada EN fosse para nível BAIXO.

Exemplo: Determinar a forma de onda da saída Q para o latch D com as formas de onda das entradas ENmostradas na figura . Considere Q=0.

Seu funcionamento é semelhante ao latch SR. Os estados deste latch pode ser visualizado na tabela verda



Sistemas digitais –

Assíncronos• As saídas podem mudar de estado a qualquer momento em que uma ou mais entradas mudarem de estad• Exemplo: Latchs e FF com entradas assíncronas.

– Síncrono• O momento exato em que uma saída qualquer pode mudar de estado, são determinados por um sinalnormalmente denominado clock.• Esse sinal de clock são geralmente um trem de pulsos retangulares ou uma onda quadrada.

A velocidade com que um sistema digital funciona depende da freqüência com que ocorre os pulsos de



clock. O período (T – ciclo de clock) é medido de uma borda de descida até a próxima borda de descida. freqüência (F) é o inverso do período.

Flip-Flops com clock

Características do FF com clock:• Tem um entrada de clock denominada CLK, CK ou CP.

• Disparo por borda de subida ou de descida. – Possui uma ou mais entradas de controle, que não tem efeito sobre a saída Q até que uma transiçãoativa do clock ocorra. Por isso essas entradas de controle são denominadas entradas de controlesíncronas pois elas estão sincronizadas com o sinal aplicada na entrada CLK.

– As entradas de controle determinam O QUE ocorrerá com as saídas ao passo que as entradas de clocdetermina QUANDO as saídas são alteradas.

FFs com clock têm uma entrada de clock que pode ser ativada por: (a) uma borda de subida, ou (b) por uborda de descida. As entradas de controle determinam o efeito da transição ativa do clock.

Tempo de Setup e HoldTemporização necessária para que um FF responda de forma confiável às entradas de controle quanocorrer uma transição ativa na entrada CLK.Tempo de Setup (ts)É o intervalo de tempo que precede imediatamente a transição ativa do sinal de clock durante o quentrada de controle tem de ser mantida no nível adequado. Os tempos de setup esta na faixa de 5 a 50 ns.Tempo de Hold (th)É o intervalo de tempo que se segue imediatamente após a transição ativa do sinal de clock durante o quentrada de controle síncrona tem de ser mantida no nível adequado. Os tempo de hold estão na faixa de10 ns.



Para garantir que um FF com clock responda adequadamente quando ocorrer a transição ativa do clockentradas de controle não podem mudar de estado por pelo menos um intervalo de tempo igual a Ts antestransição do CLK e por pelo menos um intervalo de tempo igual a th após a transição do CLK.Flip-Flops S-R com clockO símbolo lógico e a tabela verdade de um FF S-R com clock disparado por borda de subida são mostranas figuras abaixo.A entrada S e R controlam o estado do FF como foi descrito anteriormente para um latch NOR, mas onão responde a essas entradas até que ocorra uma borda de subida no sinal de clock.Essas entrada controlam para qual estado lógico o FF irá quando ocorrer o pulso de clock; a entrada CLKentrada de disparo (trigger) que faz com que o FF mude de estado lógico de acordo com os níveis lóginas entradas S e R no instante em que ocorre a transição ativa do clock.

Exemplo:

As formas de onda mostradas abaixo ilustram a operação de FF S-R com clock disparado por borda desubida. Os tempos de setup e hold são desconsiderados e inicialmente a saída Q do FF esta em nível lógic(Q=0).



As figuras abaixo mostram o símbolo e a tabela verdade para um FF S-R disparado na borda de descida qocorre na entrada CLK.

O pequeno circulo e o pequeno triângulo na entrada CLK indicam que esse FF é disparado apenas quandentrada CLK muda de 1 para 0.

Circuito interno de um FF disparado por BordaO circuito tem 3 seções:1. Um latch NAND básico formado pelas portas NAND no 3 e 4. 2. Um circuito direcionador de pulsos formado pelas portas NAND no 1 e 2. 3. Um circuito detector deborda. O circuito detector de borda produz um pulso estreito e positivo (CLK*) que ocorre no instante datransição ativa do pulso na entrada CLK. O circuito direcionador de pulsos direciona esse pulso estreito pa entrada SET ou a entrada RESET do latch, de acordo com os níveis lógicos presentes em S e R.

Funcionamento:Considere por exemplo que S=1 e R=0, o sinal CLK* é invertido na passagem pela NAND no 1, produzium pulso de nível BAIXO na entrada SET o qual resulta em Q = 1.

Com S=0 e R=1, o sinal de CLK* é invertido na passagem pela NAND no 2, produzindo um pulso de nívBAIXO na entrada RESET do latch o qual resulta em Q = 0.



A figura a esquerda mostra como o sinal CLK* é gerado para FFs disparados por borda de subidaINVERSOR produz um atraso de alguns nanosegundos de forma que a transição CLK’ ocorra um podepois da transição de CLK. A porta AND produz um spike (pulso estreito) na saída de nível ALTO apenas alguns nanosegundos no intervalo em que CLK e CLK’ estão em nível alto. O resultado é um puestreito em CLK*, que ocorre na borda de subida de CLK.

• A figura a direita produz um sinal CLK* na borda de descida do sinal CLK para FFs que são disparapor borda negativa.

As entradas J e K controlam o estado lógico de FF da mesma forma que fazem as entradas S e R com cloexceto por uma importante diferença: a condição em que J=K=1 não resulta em uma saída ambígua. Paraessa condição o FF sempre irá mudar para o estado lógico oposto no instante da borda de subida do sinal declock. Esse modo é denominado modo de comutação (toggle mode).



• O FF JK é muito mais versátil que o FF SR por não apresentar estados ambíguos.

FF JKBorda de subida.

FF JKBorda de descida.

Flip-Flop JK com Clock

A operação de FF JK com clock que responde apenas as bordas de subida é ilustrada pelas formas de ondabaixo.

Circuito Interno de um FF JK disparado por bordaUma versão simplificada do circuito interno de um FF JK disparado por borda é mostrada a seguir.



A diferença deste circuito para o do FF SR disparado por borda é que as saidas Q e Q` são realimentadospara o circuito direcionador de pulsos. Essa realimentação que confere ao FF JK a operacao de comutacapara a condicao em que J=K=1.Flip-Flop D com ClockApresenta somente a entrada de dados D. • A operação do FF D e bastante simples: a saida Q ira para omesmo estado lógico presente na entrada D quando ocorrer um borda de subida do clock.As formas de ondas abaixo ilustram a operação descrita acima.

!

obs.: importante lembrar que a saida Q pode mudar de estados apenas quando ocorre uma borda de subidno clock. A entrada D nao tem efeito entre as bordas de descida do clock.Um FF D disparado por borda de descida opera da mesmo forma descrita anteriormente, exceto que a saiQ assume o valor da entrada D quando ocorre uma borda de descida em CLK. O símbolo para o FF Ddisparado por bordas negativas tem um pequeno circulo na entrada CLK.Implementação de um FF DUm FF D disparado por borda e facilmente implementado acrescentando um único INVERSOR a um FFou a um FF SR.A implentação pode ser visualizada na figura a seguir.



Aplicação do Flip-Flop D com ClockTransferência de dados em paralelo

Na maioria das aplicações com FF D, a saída Q tem de assumir os valores da sua entrada D apenas eminstantes precisamente definidos. Um exemplo disso é ilustrado na figura ao lado.A saídas X, Y e Z de um circuito lógico são transferidos para Q1, Q2 e Q3, respectivamente, no momentda aplicação do pulso TRANFERÊNCIA nas entradas CLK que são comuns.O objetivo de se realizar estas transferência é de ARMAZENAR o dados que poderão ser utilizados posteriormente.

Entradas AssincronasPara FF com clock que estudamos ate agora, as entrada S, R, J, K e D tem sido denominada entradas decontrole. Essas entradas também sao denominadas entradas sincronas, porque seu efeito na saida do FF ésincronizado com a entrada de CLK.



A maioria dos FFs com clock também tem uma ou mais entradas assíncronas que operamindependentemente das entradas sincronas e da entrada de clock. Essas entradas assincronas podem serusadas para colocar o FF no estado 0 ou 1 em qualquer instante, independentemente das condições dasoutras entradas.As entrada assíncronas são entradas de sobreposição, podem ser utilizadas para sobrepor todas as outrasentradas, de modo a colocar o FF em um determinado estado.A figura ao lado mostra um FF JK com duas entradas assíncronas denominadas PRESET` e CLEAR`. Esentradas sao ativas em nivel lógico BAIXO.

O funcionamento das entradas assincronas em um FF JK disparado por borda de descida pode ser verifice analisado através da tabela abaixo.• Lembrando que neste caso as entrada PRESET` e CLEAR` são ativas em nível lógico baixo.• Ao fazer a análise de circuitos deste tipo temos primeiro que nos atentar para as condições das entradasassíncronas.

Verificar o exemplo 5.9 pags. 193 e 194 do livro Tocci vol 10.Enunciado do exemplo 5.9.FF JK, borda de descida do clock, entradas assincronas ativas em BAIXO.



O quadro a seguir representa a resolução do exemplo 5.9 do livro Tocci vol 10.

Flip-Flop tipo T (Toggle - comutado)

Este flip-flop é obtido a partir de um JK com as entradas J e K curto- circuitadas (uma ligada a outra), loquando J assumir valor 1, K também deverá assumir valor 1, e quando J assumir valor 0, K também deveassumir valor 0. Obviamente, no caso desta ligação, não irão ocorrer nunca entradas como: J=0 e K=1; J=K=0.

O flip-flop tipo T, não é encontrado na série de circuitos integrados comerciais, sendo na pratica montado apartir de um JK conforme já visto. Serão muito utilizados em circuitos contadores assíncronos.



FF disparados por bordas (com clock) são dispositivos versáteis que pode ser usados em uma serie deaplicações como:

– Sincronização de Flip-Flops; – Detectar uma seqüência de entrada; – Armazenamento e transferência de dados; – Registrador de deslocamento; – Divisão de freqüência e contagem;

Divisão de Freqüência e Contagem

Cada FF tem sua entrada J e K em nível 1, para que ele mude de estado (comute) sempre que o sinal em sentrada de CLK for do nível ALTO para BAIXO. Os pulso de CLK são aplicados apenas na entrada de C

do FF Q0. A saída de Q0 está conectada na entrada CLK do FF Q1, e a saída de Q1 está conectada naentrada CLK do FF Q2.



1. O FF comuta na borda de descida de cada pulso da entrada de clock. Assim, a forma de onda da saída tem uma freqüência que é exatamente a metade da freqüência dos pulsos de clock (período dobrou).

2. O FF Q1 comuta de estado cada vez que a saída Q0 vai do nível alto para o nível baixo. A forma de onde Q1 tem uma freqüência exatamente igual a metade da frequencia da saida de Q0 e, portanto, um quartfrequencia do sinal de clock.

3. O FF Q2 comuta de estado cada vez que a saída Q1 vai do nível ALTO para o nível BAIXO. Assim, aforma de onda de Q2 tem a metade da freqüência de Q1 e, portanto, um oitavo da freqüência de clock.

4. A saida de cada FF é uma forma de onda quadrada.



Operação de contagem

Além de funcionar como divisor de freqüência o circuito anterior também funciona como um contadorbinário. Observe a tabela abaixo e a comprove pelo circuito e pelo gráfico.



Circuitos Geradores de Clock

Para geração de clock pode-se utilizar os circuitos conhecido como multivibrador astável, ou seja,ele nãopossui nenhum estado de saída estável.A saída desses circuitos comuta (oscila) entre dois estados instáveis e são úteis na geração de clock paracircuitos síncronos.Como exemplo pode-se citar:

– Oscilador Schimitt-trigger. – Temporizador 555 usado como um multivibrador astável. – Gerador e de clock a cristal.

Bibliografia:Capuano, F. G., Idoeta, I. V. Elementos de eletrônica digital. Editora Érica. 40a edição.

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