informe vhdl

UNIVERSIDAD DISTRITAL FRANCISCO JOSE DE CALDAS

FACULTAD DE INGENIERÍA ELÉCTRICA

ELECTRÓNICA DIGITAL

LABORATORIOS VHDL

31 de Enero de 2012

Entregado por:Luis Ignacio Sánchez Castillo – 20101007004Estudiante cuarto semestre Ingeniería Eléctrica.

Al Profesor:Ernesto Gómez Vargas. Docente de Electrónica Digital.

Objetivo General.

Realizar las practicas indicadas en el software Max+plus II Manager y utilizar Vhdl para describir circuitos digitales.

LABORATORIO Digitales I VHDL

Objetivo:Familiarizarse con la herramienta de simulación de VHDL (MaxPlus2)

Recursos:Para esta práctica se puede utilizar cualquier herramienta que permita simular VHDL, aunque para los siguientes ejemplos se utilizara Maxplus2.

Ejercicio:Describa con VHDL la siguiente función como suma de productos y como producto de sumas y realice las respectivas compilaciones y simulaciones.

F(x,y,z)=xy* + x*z + yz

A B C

9

8

53

7

6

2

41

1

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Código Suma de productos:

Código Producto de Sumas:

2

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Simulación:

LABORATORIO Digitales II VHDL

Objetivo:Implementar una función a partir de la tabla de verdad.

Ejercicio:Implemente la siguiente función de la forma 1, 2, 3 y simule los respectivos resultados.

F(x,y,z)=xy* + x*z + yz

A B C

9

8

53

7

6

2

41

3

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Código forma 1:

Código Forma 2:

4

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Código Forma 3:

Simulación:

Forma 1

Forma 2

Forma 3

5

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LABORATORIO Digitales III VHDL

Objetivo:Implementar un sumador en paralelo de cuatro bits.

Ejercicio:Modifique la descripción anterior para que tenga carry de entrada y carry de salida, realice la compilación y simulación.

Código Sumador:

6

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Simulación:

LABORATORIO Digitales IV VHDL

Ejercicio:- Modele en VHDL un decodificadorde 4 a 7 segmentos.- Modele en VHDL un multiplexor de dos entradas.- Construya desde el modo grafico un multiplexor de 8 entradas a partir del multiplexor de dos entradas diseñado en el punto anterior.- Modele en VHDL un demultiplexor de ocho salidas como se muestra en la siguiente tabla (entrada I).

Decodificador:

7

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Multiplexor de 2 a 1:

Código Decodificador de 4 a 7:

8

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Código Multiplexor:

Multiplexor de 8 a 1:

9

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Demultiplexor de 8 salidas:

Simulaciones:

Decodificador de 4 a 7

Multiplexor de 2 a 1

10

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Multiplexor de 8 entradas

Demultiplexor de 8 salidas

LABORATORIO Digitales V VHDL

Objetivos:Realizar la descripción VHDL de Flip –flops y registros

Ejercicio:-Modele en VHDL un Flip-Flop Tipo Da partir del siguiente circuito y compare el resultado con el diseñado en el punto anterior de la presente guía.

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- Modele en VHDL un Flip-Flop Tipo JK.- Modele en VHDL un Flip-Flop Tipo T.- Modele un Registro de desplazamiento de 4 bits a la derecha y a la izquierda que tenga una entrada de selección f que indique el sentido del desplazamiento. (F=0 desplazamiento a la derecha, F=1 desplazamiento a la izquierda).

Código Flip-Flop tipo D

Código Flip-Flop tipo D con compuertas

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Código Flip-Flop tipo JK

Código Flip-Flop tipo T

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Código Registro

Simulaciones:

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Flip-Flop tipo D

Flip-Flop tipo D con compuertas

Flip-Flop tipo JK

Flip-Flop tipo T

Registro de desplazamiento

LABORATORIO Digitales VI VHDL

Objetivo:Realizar la descripción VHDL de contadores.

Ejercicio:Modele en VHDL un Contador de 4 bits que tenga un pin que habilite el conteo ascendente o descendente.

Modele en VHDL un contador ascendente (múltiplos de 3) de cuatro bits con la siguiente secuencias (0, 3, 6, 9, 12, 15, 0, 3, 6…..)

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Código Contador de 4 bits

Código Contador Ascendente

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Simulaciones:

Contador de 4 Bits

Contador ascendente

LABORATORIO Digitales VII VHDL

Objetivo:El objetivo de esta practica es mirar como se modela con VHDL las Maquinas de estados Finitas.

Ejercicio:-Modifique la anterior descripción para que tenga en cuenta todos los posibles saltos al estado de error.-Simule y compile y haga todos los comentarios respectivos.

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Código Máquina de estados:

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;

Entity fsm isport ( clk,reset : in std_logic;

L,T,V : in std_logic; V1,C,V2,E: OUT std_logic);End fsm;

Architecture f_1 of fsm istype estados is (s0,s1,s2, s3);signal estado : estados;

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beginprocess (clk,reset) begin

if reset = '1' thenestado <= s0;elsif clk'event and clk ='1' then

case estado iswhen s0 =>

if (L='0' )thenestado <= s0;elsif(L='1' and

T='0'and V='0')thenestado <= s1;elsif(L='1' and

V='1')thenestado <= s3;elsif(L='1' AND

T='1')THENestado<=s3;end if;

when S1 =>if (L='1' and T='0'and

V='0')thenestado <= s1;elsif(L='1' and

T='1'and V='0')thenestado <= s2;elsif(L='1' and

V='1')thenestado <= s3;elsif(L='0')thenestado<=s3;end if;

when s2 =>if ( T='1'and

V='0')thenestado <= S2;elsif(L='0' and

V='1')thenestado <= s0;

elsif(L='1' and V='1')then

estado <= s3;elsif(T='0' and

V='0')thenestado<=s3;end if;

when s3 => estado <= s3;end case;end if;end process;V1 <= '1' when (estado = s0) else'0';C <= '1' when (estado = s1) else'0';V2 <= '1' when (estado = s2) else'0';E <= '1' when (estado = s3) else'0';end f_1;

Simulación Máquina de estados:

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CONCLUSIONES

Despues de haber realizado estas prácticas puede dearme cuenta de la importacia de usar Vhdl para describir circuitos digitales.

La descripción funcional en Vhdl es muy similar a los lenguajes de software debido a que se realiza de forma secuancial.

Programar en Vhdl economiza gastos debido a que podemos implemetar todo un circuito en una sola pastilla, en vez de utilizar gran cantidad de intagrados, los cuales ocuparian demasiado espacio.

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