spartan-6 fpga コンフィギャブルロジックブロックspartan-6 fpga...

Spartan-6 FPGA CLB [optional]

UG384 (v1.0) 2009 年 6 月 24 日 [optional]

Spartan-6 FPGA コンフィギャブルロジックブロック

ユーザーガイド

UG384 (v1.0) 2009 年 6 月 24 日

Spartan-6 FPGA コンフィギャブル japan.xilinx.com UG384 (v1.0) 2009 年 6 月 24 日ロジックブロックユーザーガイド

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改訂履歴

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日付バージョン説明

2009 年 6 月 24 日 1.0 初版リリース

http://japan.xilinx.com

Spartan-6 FPGA コンフィギャブル japan.xilinx.com 3ロジックブロックユーザーガイドUG384 (v1.0) 2009 年 6 月 24 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについてその他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

Spartan-6 FPGA コンフィギャブルロジックブロック (CLB)CLB の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

スライスの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8CLB およびスライスのタイミングモデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

スライス (LUT およびストレージエレメント ) タイミングモデル . . . . . . . . . . . . . . . . . . . . .34スライスの分散 RAM のタイミングモデル (SLICEM のみ) . . . . . . . . . . . . . . . . . . . . . . . . . .38スライスのシフトレジスタのタイミングモデル (SLICEM のみ) . . . . . . . . . . . . . . . . . . . . . .40スライスキャリーチェーンのタイミングモデル (SLICEM および SLICEL のみ) . . . . . . . .43

CLB プリミティブ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44分散 RAM プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44シフトレジスタ (SRL) プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46その他のシフトレジスタアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48マルチプレクサのプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49キャリーチェーンプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

目次


4 japan.xilinx.com Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイドUG384 (v1.0) 2009 年 6 月 24 日



このユーザーガイドについて

このユーザーガイドは、Spartan®-6 FPGA コンフィギャブルロジックブロック (CLB) のテクニカ

ルリファレンスです。通常、ロジック合成ソフトウェアでは、システム設計者の介入なしに CLB リソースが割り当てられます。ルックアップテーブル (LUT) の多様な機能、キャリー伝搬の物理的方

向、使用可能なフリップフロップの数および分布、および効率的なシフトレジスタの使用可能性な

ど、一部の CLB の詳細を理解することは設計者にとって有利になる可能性があります。このガイド

では、これらの説明および CLB のその他の機能について詳細に説明します。

その他の資料

Spartan-6 ファミリに関するその他の情報は、 http://japan.xilinx.com/support/documentation/spartan-6.htm から次を参照してください。

• 『Spartan-6 ファミリ概要』

Spartan-6 ファミリの機能とデバイスの概要を示します。

• Spartan-6 データシート : DC 特性およびスイッチ特性』

Spartan-6 ファミリの DC 特性およびスイッチ特性が記載されています。

• 『Spartan-6 FPGA パッケージおよびピン配置の仕様』

デバイス /ピンの組み合わせと最大 I/O 数、ピン配置、ピン配置図、機械的図面、熱仕様が記載

されています。

• 『Spartan-6 FPGA コンフィギュレーションユーザーガイド』

コンフィギュレーションインターフェイス (シリアルおよびパラレル)、複数のビットストリー

ムの管理、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コンフィギュレー

ション、リコンフィギュレーション手法など、コンフィギュレーションについて詳細に説明し

ます。

• 『Spartan-6 FPGA SelectIO リソースユーザーガイド』

すべての Spartan-6 デバイスに含まれている SelectIO™ について説明します。

• 『Spartan-6 FPGA クロックリソースユーザーガイド』

DCM および PLL を含め、 Spartan-6 デバイスのクロックリソースについて説明します。

• 『Spartan-6 FPGA ブロック RAM リソースユーザーガイド』

Spartan-6 デバイスのブロック RAM の機能について説明します。

• 『Spartan-6 FPGA GTP トランシーバユーザーガイド』

Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明します。

http://japan.xilinx.com/support/documentation/spartan-6.htm

http://japan.xilinx.com/support/documentation/spartan-6.htm


ヘッダ/フッタ 3


• 『Spartan-6 FPGA DSP48A1 スライスユーザーガイド』

Spartan-6 FPGA の DSP48A1 スライスのアーキテクチャについて説明し、コンフィギュレー

ション例を示します。

• 『Spartan-6 FPGA メモリコントローラユーザーガイド』

Spartan-6 FPGA のメモリコントローラブロックについて説明します。メモリコントローラブロックは、 Spartan-6 FPGA をよく使用されるメモリ規格に接続する際のインターフェイスを

簡略化するエンベデッドマルチポートメモリコントローラです。

• 『Spartan-6 FPGA PCB デザイナーズガイド』

PCB およびインターフェイスレベルでデザインを決定するためのストラテジに焦点を置い

て、 Spartan-6 デバイスの PCB デザインに関する情報を示します。

その他のリソース

シリコンおよびソフトウェアに関するアンサーデータベースを検索したり、テクニカルサポートの

ウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support


http://japan.xilinx.com/support


Spartan-6 FPGA コンフィギャブルロジックブロック (CLB)

CLB の概要

CLB (コンフィギャブルロジックブロック ) は、順次回路および組み合わせ回路をインプリメント

する際の主要ロジックリソースです。各 CLB エレメントはスイッチマトリックスに接続して、汎

用配線マトリックスにアクセスします (図 1 を参照)。 1 つの CLB エレメントには、2 つのスライス

があります。この 2 つのスライスは、直接相互接続しておらず、各スライスは 1 つの列として配置

されています。各 CLB 内の下位に配置しているスライスを SLICE(0)、上位に配置しているスライ

スを SLICE(1) とします。

ザイリンクスツールでは、スライスは次のように定義されています。「X」の後に続く数字は、各ペ

アでのスライスの位置およびスライスの列位置を示します。この数字は、最初の CLB 列ではスライ

スの下位から 0、 1 と定義し、 2 番目の CLB 列の下位から 2、 3 などのように定義します。「Y」の後に続く数字は、スライスの行を示します。この数字は、同じ CLB 内では同一になり、上部に位置

するに従って CLB 内のスライスに定義される数が大きくなります。図 2 に、ダイの左下に配置され

た 4 つの CLB を示します。

X-Ref Target - Figure 1

図 1 : CLB 内のスライス配置

(1)

COUT

CIN

(0)

CLB

ug384_01_042309



スライスの説明

各スライスには、 4 個のロジックファンクションジェネレータ (ルックアップテーブル (LUT)) および 8 個のストレージエレメントがあります。スライスでは、これらのエレメントを使用してロ

ジックおよび ROM 機能を提供します。 SLICEL と呼ばれるスライスには、スライス列で垂直方向

に連結可能な演算キャリー構造および多入力マルチプレクサも含まれています。 SLICEM には、

キャリー構造、マルチプレクサ、および 64 ビット分散 RAM および可変長シフトレジスタ (最大 32ビット ) として使用する LUT が含まれています。

CLB の各列には 2 つのスライス列が含まれています。そのうちの 1 列は SLICEX 列で、もう 1 列は SLICEL または SLICEM のいずれかです。つまり、使用可能なスライスの約 50% は SLICEX、

残りの 25% ずつが SLICEL および SLICEM になります。 XC6SLX4 デバイスには SLICEL があ

りません (表 2 を参照)。

SLICEM のエレメントおよび接続図 3 に、SLICEL のエレメントおよび接続を図 4 に、SLICEX のエレメントおよび接続を図 5 に示します。 8 個の SR、 CE、 CLK 入力すべてが共通の制御入力によ

り駆動されます。


図 2 : CLB とスライス間における行と列の関係

SLICEXX1Y1

COUT

CIN

X0Y1

CLB

ug384_02_042309

SLICEXX1Y0

COUT

X0Y0

CLB

SLICEXX3Y1

COUT

CIN

X2Y1

CLB

SLICEXX3Y0

COUT

X2Y0

CLB




図 3 : SLICEM の図

A6:A1B6:B1

C6:C1

D6:D1

DI

CI

A6:A1

AX

CIN

1

WA6:WA1

BI

CLK

CX

WE

CESR

AI

BX

A6:A1WA6:WA1

A6:A1 O6O5

WA7

DI1

WA8

MC31

CED Q

ug384_03_042309

CK

SR

WA6:WA1

DI2 CLK

CARRY4

COUT

WE

A6:A1WA6:WA1

O6O5

WA7

DI1

WA8

MC31

DI2 CLK WE

O6O5

WA7

DI1

WA8

MC31

DI2 CLK WE

O6O5

WA7

DI1

WA8

MC31

DI2 CLK WE

LUTRAMROM SRINIT0

SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED AQ

A

BQ

Q

CK

SR

FFLATCHAND2LOR2LSRINIT0SRINIT1

CED Q

CK

SR


D5QMC31CYXORO5O6

MC31CYXORDXO5O6

C5QF7CYXORO5O6

F7CYXORCXO5O6

B5QF8CYXORO5O6

F8CYXORBXO5O6

A5QF7CYXORO5O6

F7CYXORAXO5O6

CED Q

CK

SR


CED Q

CK

SR


DPRAM64DPRAM32SPRAM64SPRAM32SRL16SRL32

LUTRAMROM


LUTRAMROM


LUTRAMROM


DX

B

AMUX

BMUX

CMUX

C

D

DMUX

CQ

DQ




図 4 : SLICEL の図

A6:A1B6:B1

C6:C1

D6:D1

A6:A1

AX

CIN

1

CLK

CX

CESR

BX

A6:A1

A6:A1 O6O5

CED Q

ug384_04_042309

CK

SR

CARRY4

COUT

A6:A1

O6O5

O6O5

O6O5

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED AQ

A

BQ

Q

CK

SR


CED Q

CK

SR


D5Q

CYXORO5O6

CYXORDXO5O6

C5QF7CYXORO5O6

F7CYXORCXO5O6

B5QF8CYXORO5O6

F8CYXORBXO5O6

A5QF7CYXORO5O6

F7CYXORAXO5O6

CED Q

CK

SR


CED Q

CK

SR

FFLATCHAND2LOR2LSRINIT0SRINIT1DX

B

AMUX

BMUX

CMUX

C

D

DMUX

CQ

DQ




図 5 : SLICEX の図

A6:A1B6:B1

C6:C1

D6:D1

A6:A1

AX

CLK

CX

CESR

BX

A6:A1

A6:A1 O6O5

CED Q

ug384_05_121108

CK

SR

A6:A1

O6O5

O6O5

O6O5

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED Q

CK

SR

SRINIT0SRINIT1

CED AQ

A

BQ

Q

CK

SR


CED Q

CK

SR


D5Q

O5O6

DX

O6

C5Q

O5O6

CX

O6

B5Q

O5O6

BX

O6

A5Q

O5O6

AX

O6

CED Q

CK

SR


CED Q

CK

SR


DX

B

AMUX

BMUX

CMUX

C

D

DMUX

CQ

DQ



CLB およびスライスのコンフィギュレーション

表 1 に 1 つの CLB に含まれるロジックリソースを示します。各スライスまたは CLB は、次のいず

れかのコンフィギュレーションにインプリメントできます。

表 2 に Spartan-6 FPGA の使用可能な CLB リソースを表示します。 6 入力 LUT 数とロジックセル

の比率は 1.6 です。この比率は、従来の 4 入力 LUT に比べて新しい 6 入力 LUT アーキテクチャで

機能が向上していることを反映しています。

ルックアップテーブル (LUT)Spartan-6 FPGA のファンクションジェネレータは、6 入力のルックアップテーブル (LUT) として

インプリメントされています。各スライス (A、B、C、および D) の 4 つのファンクションジェネレー

タには、6 つの独立した入力 (A 入力 : A1～A6) と 2 つの独立した出力 (O5 および O6) があります。

これらのファンクションジェネレータでは、任意に定義された 6 入力のブール関数をインプリメン

トできます。また、各ファンクションジェネレータでは、 2 つの任意に定義された 5 入力のブール

関数をインプリメントできます (この 2 つのファンクションが入力を共有している場合のみ)。 6 入力ファンクションがインプリメントされる場合は、ファンクションジェネレータの O6 出力のみが

表 1 : 1 個の CLB に含まれるロジックリソース

スライス LUT フリップ

フロップ数

演算およびキャリーチェーン(2) 分散 RAM(1) シフトレジスタ (1)

2 8 16 1 256 ビット 128 ビット

メモ : 1. SLICEM にのみ該当します。SLICEL および SLICEX には分散 RAM またはシフトレジスタはありません。

2. SLICEM および SLICEL のみに該当します。

表 2 : Spartan-6 FPGA ロジックリソース

デバイスロジック

セル

合計

スライス

数

SLICEM SLICEL SLICEX 6 入力 LUT 数

最大

分散 RAM (Kb)

シフトレジスタ

(Kb)

フリップ

フロップ数

XC6SLX4 3,840 600 300 0 300 2,400 75 38 4,800

XC6SLX9 9,152 1,430 360 355 715 5,720 90 45 11,440

XC6SLX16 14,579 2,278 544 595 1,139 9,112 136 68 18,224

XC6SLX25 24,051 3,758 916 963 1,879 15,032 229 115 30,064

XC6SLX45 43,661 6,822 1,602 1,809 3,411 27,288 401 200 54,576

XC6SLX75 74,637 11,662 2,768 3,063 5,831 46,648 692 346 93,296

XC6SLX100 101,261 15,822 3,904 4,007 7,911 63,288 976 488 126,576

XC6SLX150 147,443 23,038 5,420 6,099 11,519 92,152 1,355 678 184,304

XC6SLX25T 24,051 3,758 916 963 1,879 15,032 229 115 30,064

XC6SLX45T 43,661 6,822 1,602 1,809 3,411 27,288 401 200 54,576

XC6SLX75T 74,637 11,662 2,768 3,063 5,831 46,648 692 346 93,296

XC6SLX100T 101,261 15,822 3,904 4,007 7,911 63,288 976 488 126,576

XC6SLX150T 147,443 23,038 5,420 6,099 11,519 92,152 1,355 678 184,304



使用されます。 5 入力ファンクションジェネレータのインプリメントには、O5 および O6 の両方が

使用されます。この場合、A6 は High に駆動されます。 LUT の伝搬遅延は、インプリメントされる

ファンクションとは無関係であり、 1 個の 6 入力ジェネレータまたは 2 個の 5 入力ジェネレータを

インプリメントした場合でも関係ありません。また、ファンクションジェネレータからの信号は、ス

ライス (O6 の場合は A、B、C、および D 出力から、O5 の場合は、AMUX、BMUX、CMUX、DMUX出力から ) から出力でき、O6 出力からは XOR 専用ゲート ( 「高速ルックアヘッドキャリーロジッ

ク」を参照) へ、O5 出力からはキャリーロジックチェーン (「高速ルックアヘッドキャリーロジッ

ク」を参照) へ入力できます。また、 O6 出力からはキャリーロジックマルチプレクサのセレクト

ライン ( 「高速ルックアヘッドキャリーロジック」を参照)、記憶エレメントの D 入力、または

F7AMUX/F7BMUX へ入力できます。

SLICEL および SLICEM には、基本的な LUT のほかにも、 3 つのマルチプレクサ (F7AMUX、

F7BMUX、および F8MUX) が含まれています。これらのマルチプレクサを使用して、 1 つのスラ

イス内で最大 4 個のファンクションジェネレータを組み合わせ、 7 入力または 8 入力のファンク

ションを構成できます。 F7AMUX および F7BMUX ではスライス A と B または C と D を使用し

て 7 入力のファンクションを構成でき、F8MUX ではすべてのスライスを組み合わせて 8 入力ファ

ンクションを構成できます。 9 入力以上のファンクションは、複数のスライスを使用してインプリメ

ントできますが、スライス間は直接接続がないため、CLB 内またはスライス間で 8 入力以上のファ

ンクションジェネレータは生成できません。

ストレージエレメント

各スライスには、 8 個のストレージエレメントがあります。 1 つのスライスには 4 個のストレージ

エレメントがあり、エッジトリガ型 D タイプフリップフロップまたはレベルセンシティブ型ラッ

チとしてコンフィギュレーションできます。 D 入力は、 AFFMUX、 BFFMUX、 CFFMUX、または

DFFMUX を通る LUT 出力で直接駆動するか、または AX、BX、CX、または DX 入力からファン

クションジェネレータをバイパスする BYPASS スライス入力で駆動できます。ラッチとしてコン

フィギュレーションする場合、ラッチは CLK が Low のときに透過になります。

Spartan-6 デバイスでは、さらにエッジトリガ型 D タイプフリップフロップとしてのみコンフィ

ギュレーション可能なストレージエレメントが 4 個あります。 D 入力は、LUT の O5 出力で駆動で

きます。従来の 4 個のストレージエレメントがラッチとしてコンフィギュレーションされる場合、

これらの 4 個のストレージエレメントは使用できません。

1 つのスライス内のストレージエレメント間では、クロック (CLK)、クロックイネーブル (CE)、およびセット / リセット (SR) 制御信号が共有されます。スライス内の 1 つのフリップフロップで SRまたは CE がイネーブルのとき、スライスで使用される残りのフリップフロップでも共有の信号に

より SR または CE がイネーブルになります。 CLK 信号のみ独立した極性がありますが、この極性

も 8 個すべてのストレージエレメントに適用されます。クロック信号上に配置されているインバー

タは、すべて自動的に吸収されます。 CE および SR 信号は、アクティブ High です。すべてのフリッ

プフロップおよびラッチプリミティブには、 CE 付きまたは CE なしの 2 種類があります。

SR 信号は、強制的にストレージエレメントを SRINIT1 属性または SRINIT0 属性で指定されたス

テートにします。 SR がアサートされると、 SRINIT1 ではストレージエレメントの出力のロジック

レベルが強制的に High になり、 SRINIT0 では Low になります (表 3 を参照)。

表 3 : SPINIT 属性を使用したときの真理値表

SR SRINIT ファンクション

0 SRINIT0 (デフォルト ) ロジックレベル変更なし

1 SRINIT0 (デフォルト ) 0



図 6 にスライスでレジスタのみを使用したコンフィギュレーションおよびレジスタとラッチの両方

を使用したコンフィギュレーションを示します。

SRINIT0 および SRINIT1 はスライス内の各ストレージエレメントで個々に設定できます。同期

(SYNC) または非同期 (ASYNC) のセット / リセット (SRTYPE) は、個々に設定できません。

コンフィギュレーション後の初期ステートまたはグローバル初期ステートは、同じ SRINIT 属性で

定義されます。

レジスタまたは 4 個のストレージエレメント (ラッチとして機能) のセットおよびリセットのコン

フィギュレーションオプションを次に示します。

0 SRINIT1 ロジックレベル変更なし

1 SRINIT1 1

表 3 : SPINIT 属性を使用したときの真理値表 (続き)

SR SRINIT ファンクション


図 6 : スライス内のコンフィギュレーション : レジスタ 4 個のみ (左側) およびレジスタ /ラッチ４個 (右側)

ug384_06_042309

DX

CX

BX

AX

DQ

CQ

BQ

AQ

D

SR

DFF/LATCHLUT D O6

LUT C O6

CECK

D

SR

CECK

D

SR

CECK

D

SR

Q

CECK

FFLATCHSRINIT1SRINIT0




Q

Q

Q

LUT B O6

LUT A O6 AFF/LATCH

BFF/LATCH

CFF/LATCH

Sync

Async

Sync

Async

DQ

CQ

BQ

AQ

D

SR

DFF

LUT D O5

LUT C O5

LUT B O5

LUT A O5

CECK

SRINIT1SRINIT0

SRINIT1SRINIT0

SRINIT1SRINIT0

SRINIT1SRINIT0

D

SR

CECK

D

SR

CECK

D

SR

Q

CECK

Q

Q

Q

AFF

BFF

CFF



• セット / リセットなし

• 同期セット

• 同期リセット

• 非同期セット (プリセット )

• 非同期リセット (クリア)

分散 RAM およびメモリ (SLICEM のみ)SLICEM の複数の LUT をさまざまな方法で組み合わせると、格納できるデータ容量を増やすこと

ができます。

SLICEM 内のファンクションジェネレータ (LUT) は、分散 RAM エレメントとしてインプリメン

トできます。 RAM エレメントは SLICEM 内にコンフィギュレーションして、表 4 に示すように分

散 RAM をインプリメントできます。

分散 RAM モジュールは、同期 (書き込み) および非同期 (読み出し) リソースです。ただし、同期読

み出しリソースは、同スライス内のストレージエレメントまたはフリップフロップを使用してイン

プリメントできます。このようにフリップフロップを使用する場合には、フリップフロップの

Clock-to-Out 遅延値が低減されるため、分散 RAM のパフォーマンスが向上します。ただし、クロッ

クレイテンシが追加されます。分散エレメントでは、同じクロック入力が共有されます。書き込み

を実行する場合、 SLICEM の CE または WE ピンで駆動される書き込みイネーブル (WE) 入力を

High にする必要があります。

表 4 に各分散 RAM のコンフィギュレーションで使用する LUT (各スライスに 4 つ) 数を示します。

シングルポートコンフィギュレーションの場合、分散 RAM には、同期書き込みと非同期読み出し

用に共通アドレスポートが 1 つあります。デュアルポートコンフィギュレーションでは、分散

RAM に同期書き込みおよび非同期読み出し用のアドレスポートが 1 つ、非同期読み出し用のポー

トが 1 つあります。シンプルデュアルポートコンフィギュレーションでは、書き込みポートからの

表 4 : 分散 RAM コンフィギュレーション

RAM LUT 数説明

32 X 2Q(2) 4 クワッドポート 32 X 2 ビット RAM

32 X 6SDP(2) 4 シンプルデュアルポート 32 X 6 ビット RAM

64 X 1S 1 シングルポート 64 X 1 ビット RAM

64 X 1D 2 デュアルポート 64 X 1 ビット RAM

64 X 1Q(3) 4 クワッドポート 64 X 1 ビット RAM

64 X 3SDP(3) 4 シンプルデュアルポート 64 X 3 ビット RAM


128 X 1D 4 デュアルポート 128 X 1 ビット RAM


メモ : 1. S = シングルポートコンフィギュレーション、D = デュアルポートコンフィギュレーション、Q = クワッ

ドポートコンフィギュレーション、 SDP = シンプルデュアルポートコンフィギュレーション

2. このコンフィギュレーションの関連プリミティブは RAM32M です。

3. このコンフィギュレーションの関連プリミティブは RAM64M です。



データ出力 (読み出しポート ) はありません。クワッドポートコンフィギュレーションの場合、分散

RAM に同期書き込みおよび非同期読み出し用のアドレスポートが 1 つ、非同期読み出し用のポー

トが 3 つあります。

シングルポートモードでは読み出しアドレスと書き込みアドレスで同じアドレスバスが共有さ

れ、デュアルポートモードでは１つ目のファンクションジェネレータが共有の読み出しおよび書

き込みポートアドレスに接続されます。 2 つ目のファンクションジェネレータには、読み出し専用

ポートアドレスに接続される A 入力と 1 つ目の読み出し /書き込みポートアドレスと共有する WA入力があります。

図 7 ～図 15 に、1 つの SLICEM を使用してコンフィギュレーションする分散 RAM の例を示しま

す。 x2 コンフィギュレーション (RAM32X2Q) を使用する場合は、A6 および WA6 をソフトウェア

で High に駆動して、 O5 と O6 を独立させます。


図 7 : 分散 RAM (RAM32X2Q)

ug384_07_042309

DI1 DOD[0]

DOC[0]

DOD[1]

DOC[1]

DOB[0]

DOB[1]

DOA[0]

DOA[1]

DI2

DID[1]DID[0]

ADDRD[4:0]

ADDRC[4:0]

ADDRB[4:0]

ADDRA[4:0]

WCLK

WED

(CLK)

(WE)

5

5

DPRAM32

RAM 32X2Q

A[6:1]WA[6:1]CLKWE

O6

O5

DI1DI2

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[5:1]

C[5:1]

D[5:1](AI/BI/CI/DI)

(DX)

A[5:1]

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5




図 8 : 分散 RAM (RAM32X6SDP)

ug384_08_042309

DI1

O[1]

O[2]

O[3]

O[4]

O[5]

O[6]

DI2

unusedunused

WADDR[5:1]WADDR[6] = 1

RADDR[5:1]RADDR[6] = 1

DATA[1]DATA[2]

DATA[3]DATA[4]

DATA[5]DATA[6]

WCLK

WED

(CLK)

(WE)

5

5

DPRAM32

RAM 32X6SDP

A[6:1]WA[6:1]CLKWE

DI1DI2

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[5:1]

C[5:1]

D[5:1]

A[5:1]

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

5

5

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5



シングルポート 64 X 1 ビットモジュールを 4 個構築する場合は、 4 個の RAM64X1S プリミティ

ブで SLICEM を 1 つ使用できます。ただし、これらのプリミティブではクロック、書き込みイネー

ブル、読み出しおよび書き込みポートアドレス入力を共有する必要があります。このコンフィギュ

レーションは、 64 X 4 ビットのシングルポート分散 RAM と同等です。

2 個のデュアルポート 64 X 1 ビットモジュールを構築するには、 2 個の RAM64X1D プリミティ

ブで SLICEM を 1 つ使用できます。ただし、これらのプリミティブではクロック、書き込みイネー

ブル、共有読み出しおよび書き込みポートアドレス入力を共有する必要があります。このコンフィ

ギュレーションは、 64 X 2 ビットデュアルポート分散 RAM と同等です。


図 9 : 分散 RAM (RAM64X1S)


図 10 : 分散 RAM (RAM64X1D)

ug384_09_042309

レジスタ付き

( )

DI1

D Q

(DX)D

A[5:0]

WCLKWE

(D[6:1])

(CLK)

(WE/CE)

6

SPRAM64

RAM64X1S

A[6:1]WA[6:1]CLKWE

O6O

6

ug384_10_042309

DI1(DX)

D

A[5:0]

WCLKWE

(D[6:1])

(CLK)

(WE/CE)

6

6

DPRAM64

RAM64X1D

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRA[5:0](C[6:1]) 6

6

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

( )

D Q

SPO

( )

D Q

DPO




図 11 : 分散 RAM (RAM64X1Q)

ug384_11_042309

DI1DID

ADDRD

ADDRC

ADDRB

ADDRA

WCLK

WE

(CLK)

(WE)

DPRAM64

RAM64X1Q

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

(B[6:1])

(C[6:1])

(D[6:1])

(DX)

(A[6:1])

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DI1

DPRAM64

A[6:1]WA[6:1]CLKWE

O6

DOD

DOC

DOB

DOA

( )

D Q

( )

D Q

( )

D Q

( )

D Q



ワード数 64 以上の分散 RAM コンフィギュレーションをインプリメントするには、多入力マルチプ

レクサ (F7AMUX、 F7BMUX、および F8MUX) を使用する必要があります。


図 12 : 分散 RAM (RAM64X3SDP)

ug384_12_042309

DI1

O[1]

O[2]

O[3]

DI2

unusedunused

WADDR[6:1]

RADDR[6:1]

DATA[1]

DATA[2]

DATA[3]

WCLK

WED

(CLK)

(WE)

6

6

DPRAM32

RAM 64X3SDP

A[6:1]WA[6:1]CLKWE

DI1DI2

6

6

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1DI2

DI2

B[6:1]

C[6:1]

D[6:1]

A[6:1]

6

6

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

DI1

6

6

DPRAM32

A[6:1]WA[6:1]CLKWE

O6

O5

O5

O5



2 個のシングルポート 128 X 1 ビットモジュールを構築するには、 RAM128X1S プリミティブで

SLICEM を 1 つ使用できます。ただし、これらのプリミティブではクロック、書き込みイネーブル、

読み出しおよび書き込みポートアドレス入力を共有する必要があります。このコンフィギュレー

ションは、 128 X 2 ビットシングルポート分散 RAM と同等です。



ug384_13_042309

DI1(DX)

A6 (CX)

D

A[6:0]

WCLK

WE

(CLK)

(WE/CE)

[5:0]

[5:0]

7

SPRAM64

RAM128X1S

A[6:1]WA[7:1]CLKWE

O6

DI1

7

SPRAM64

A[6:1]WA[7:1]CLKWE

O6F7BMUX

( )

D Q

0




図 14 : 分散 RAM (RAM128X1D)

ug384_14_042309

DI1DDX

AX

A[6:0]

WCLK

DPRA[6:0]

WE

(CLK)

(WE)

7

DPRAM64

RAM128X1D

A[6:1]WA[7:1]CLKWE

O6

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6F7BMUX

( )

D Q

SPO

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6

DI1

6

7

DPRAM64

A[6:1]WA[7:1]CLKWE

O6F7AMUX

( )

D Q

DPO

A6 (CX)

6



図 7 ～図 15 に示した例よりも大きい分散 RAM コンフィギュレーションが必要な場合は、

SLICEM が 2 個以上必要ですが、 CLB 内またはスライス間は直接接続がないため、これ以上大規模

な分散 RAM コンフィギュレーションは構築できません。

分散 RAM のデータフロー

同期書き込み

同期書き込みは、アクティブ High の書き込みイネーブル (WE) を使用してシングルクロックエッ

ジで実行されます。 WE が High のとき、入力 (D) がアドレス A のメモリロケーションへ読み込ま

れます。



ug384_15_042309

DI1D

A[7:0]

WCLK

WE

(CLK)

(WE/CE)

6

8

SPRAM64

RAM256X1S

A[6:1]WA[8:1]CLKWE

O6

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6F7BMUX

F8MUX

( )

D Q

O

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6

DI1

6

8

SPRAM64

A[6:1]WA[8:1]CLKWE

O6F7AMUX

A6 (CX)

A6 (AX)

A7 (BX)



非同期読み出し

出力は、アドレス A (シングルポートモード出力またはデュアルポートモードの SPO 出力の場合)またはアドレス DPRA (デュアルポートモードの DPO 出力の場合) で決定されます。新しいアド

レスがアドレスピンに読み込まれると、LUT にアクセスする時間分遅れて、メモリ位置のデータ値

が出力に現れます。この動作はクロック信号とは関係なく非同期で実行されます。

分散 RAM のまとめ

• SLICEM にはシングルポートモードとデュアルポートモードがある

• 書き込み操作には、クロックエッジが 1 つ必要

• 読み出し操作は非同期に行われる (Q 出力)

• データ入力は、 setup-to-clock タイミング仕様に従っている

ROM (読み出し専用メモリ )各ファンクションジェネレータでは 64 X 1 ビット ROM をインプリメントでき、 ROM 64 X 1、ROM 128 X 1、および ROM 256 X 1 の 3 つのコンフィギュレーションを構成できます。また、ROMの内容はデバイスのコンフィギュレーション時に読み込まれます。表 5 にそれぞれの ROM コン

フィギュレーションで使用される LUT 数を示します。

シフトレジスタ (SLICEM のみ)SLICEM ファンクションジェネレータは、スライス内のフリップフロップを使用せずに、 32 ビッ

トシフトレジスタとしてもコンフィギュレーションできます。シフトレジスタとして使用した場

合、各 LUT でシリアルデータを 1 ～ 32 クロックサイクル遅延させることができます。シフトイ

ン D (DI1 LUT ピン) およびシフトアウト Q31 (MC31 LUT ピン) ラインは、 LUT をカスケード接

続してより大規模なシフトレジスタを構築します。したがって、 1 つの SLICEM にある 4 つの

LUT をカスケード接続すると、最大 128 クロックサイクルの遅延を生成できます。複数の SLICEMのシフトレジスタを組み合わせることもできますが、スライス間には直接接続がなく、LUT B/C/Dに MC31 出力がないため、これより長いシフトレジスタは構成できません。生成されたプログラマ

ブル遅延を使用して、データパイプラインのタイミングのバランスを取ることが可能です。

このようなシフトレジスタを使用すると、遅延やレイテンシ補正を必要とするアプリケーションを

効果的にデザインできます。シフトレジスタは、同期 FIFO および CAM (Content AddressableMemory) デザインでも有用です。

書き込み操作は、クロック (CLK) 入力およびオプションのクロックイネーブルと同期して実行さ

れます。ダイナミック読み出しは、5 ビットアドレスバス A[4:0] を使用して実行されます。 LUT のLSB は未使用になり、ソフトウェアによって自動的に High に駆動されます。このコンフィギュ

レーション可能シフトレジスタは、セット / リセットできません。読み出しは非同期ですが、同期読

み出しをインプリメントするには、ストレージエレメントまたはフリップフロップを使用できま

す。この場合、フリップフロップの clock-to-out により全体の遅延が決定されパフォーマンスが改

善されますが、クロックレイテンシが 1 クロックサイクル分追加されます。 5 ビットアドレスを変

表 5 : ROM コンフィギュレーション

ROM LUT 数

64 X 1 1

128 X 1 2

256 X 1 4



更すると、32 ビットの任意のビットを O6 LUT 出力に非同期で読み出すことができます。この方法

は、32 ビット未満の小規模シフトレジスタを構築する際に役立ちます。たとえば、13 ビットのシフ

トレジスタを構築する場合は、13 番目のビットにアドレスを指定します。図 16 に 32 ビットのシフ

トレジスタのブロック図を示します。

図 17 にファンクションジェネレータ 1 つを使用したシフトレジスタコンフィギュレーションの

例を示します。

図 18 に、 2 個の 16 ビットシフトレジスタを示します。この例は、 1 つの LUT にインプリメント

可能です。


図 16 : 32 ビットシフトレジスタのコンフィギュレーション


図 17 : シフトレジスタコンフィギュレーション

ug384_16_042309

(Q)

( )

(AQ)

DI1

D Q

(AX)

SHIFTIN ( )

SHIFTIN (D)

A[4:0]

CLKCE

(A[6:2])

(CLK)

(WE/CE)

SRL32

SRLC32E

A[6:2]

CLKCE

O6

MC31SHIFTOUT (Q31)

5

ug384_17_042309

SHIFTIN (D)

SHIFTOUT(Q31)WE

CLK

(A[4:0])

32

MUX

Q

5



前述のとおり、出力 (MC31) を 1 つ追加してシフトレジスタ間に専用配線を使用すると、 LUT O6出力を使用せずに、そのレジスタの最終ビットを次のレジスタの最初のビットに接続できます。長いシフトレジスタを作成する場合は、チェーン内のどのビットへもダイナミックにアクセスできる

ように構築できます。シフトレジスタのチェーン接続、そして F7AMUX、 F7BMUX、および

F8MUX マルチプレクサを使用すると、1 つの SLICEM で最大 128 ビットのアドレス指定可能なシ

フトレジスタをインプリメントできます。図 19 ～図 21 に、1 つの SLICEM を使用したシフトレジスタのコンフィギュレーション例を示します。


図 18 : 2 個の 16 ビットシフトレジスタコンフィギュレーション



ug384_18_042309

DI1SHIFTIN1 (AX)

SHIFTIN2 (AI)

A[3:0]

CLK

CE

4

SRL16

A[5:2]

CLKWE

O5

MC31

DI2

4

SRL16

A[5:2]CLKWE

O6

ug384_19_042309

DI1SHIFTIN (D)

A[5:0]

CLK

WE

(CLK)

(WE/CE)

5

SRL32

A[6:2]

CLKWE

O6

MC31

MC31

DI1

5

SRL32

A[6:2]CLKWE

O6

(Q)

F7AMUX

( )

D Q

A5 (AX)

(AQ)

SHIFTOUT (Q63)

(MC31)





UG384_20_042309

DI1SHIFTIN (D)

A[6:0]

CLK

WE

AX (A5)

(CLK)

(WE/CE)

5

SRL32

A[6:2]

CLKWE

O6

MC31

MC31

DI1

5

SRL32

A[6:2]

CLKWE

O6

F7BMUX

F8MUX

(Q)

( )

D Q(BQ)

(BMUX)

DI1

5

SRL32

A[6:2]

CLKWE

O6F7AMUX

CX (A5)

BX (A6)



2 個以上の SLICEM を使用すると 128 ビットより長いシフトレジスタを構築できますが、スライ

ス間は直接接続がないため、これより長いシフトレジスタは構築できません。

シフトレジスタのデータフロー

シフト操作

シフトは、アクティブ High のクロックイネーブルを使用してシングルクロックエッジで実行され

ます。イネーブル信号が High のとき、入力 (D) がシフトレジスタの最初のビットに読み込まれま

す。そして各ビットも次の高位ビットにシフトします。カスケード接続可能なシフトレジスタのコ

ンフィギュレーションでは、最後のビットが M31 出力にシフトアウトされます。

5 ビットアドレスポート (A[4:0]) で選択されたビットは、 Q 出力に現れます。



ug384_21_042309

DI1SHIFTIN (D)

A[6:0]

CLK

WE

(CLK)

(WE/CE)

5

SRL32

A[6:2]

CLKWE

O6

MC31

MC31

MC31

MC31

DI1

SRL32

A[6:2]

CLKWE

O6F7BMUX

F8MUX

CX (A5)

BX (A6)

(Q)

( )

D Q

(BMUX)

SHIFTOUT (Q127)

(MC31)

(BQ)

DI1

SRL32

A[6:2]

CLKWE

O6

DI1

SRL32

A[6:2]

CLKWE

O6F7AMUX

AX (A5)



ダイナミック読み出し操作

Q 出力の値は、5 ビットのアドレス入力により決定します。新しいアドレスが 5 ビットの入力アドレ

スピンに読み込まれると、LUT にアクセスする時間分遅れて、Q 出力にこの新しい値が出力されま

す。この操作は非同期で、クロック信号およびクロックイネーブル信号とは関係なく行われます。

スタティック読み出し操作

5 ビットアドレス入力が固定されている場合、 Q 出力は常に同じアドレスの値になります。この

モードでは、1 つの LUT に 1 ～ 16 ビットのシフトレジスタをインプリメントします。シフトレジ

スタ長は (N+1) です (N は、 0～31 の入力アドレス)。

Q 出力は、シフト操作と同期して変化します。ビットが次の位置にシフトし、 Q に出力されます。

シフトレジスタのまとめ

• シフト操作にはクロックエッジが 1 つ必要

• ダイナミック読み出しは非同期に行われる (Q 出力)

• スタティック読み出しは同期に行われる (Q 出力)

• データ入力は、 setup-to-clock タイミング仕様に従っている

• カスケード接続可能なコンフィギュレーションでは、常に Q31 出力に最後のビット値が含まれ

ている

• Q31 出力はシフト動作後に同期して変化する

マルチプレクサ

SLICEL または SLICEM ファンクションジェネレータおよびマルチプレクサは、次をインプリメ

ントできます。

• LUT を 1 つ使用する 4:1 マルチプレクサ



これらの多入力マルチプレクサは、専用の F7AMUX、 F7BMUX、および F8MUX を使用して、 1レベルまたはロジック (LUT) にインプリメントされます。このようなマルチプレクサは、 1 つのス

ライスで最大 4 個の LUT を組み合わせることができます。

大型マルチプレクサの設計

4:1 マルチプレクサ

すべての LUT は、 4:1 マルチプレクサにコンフィギュレーションできます。この 4:1 マルチプレク

サは、同じスライス内のフリップフロップを 1 つ使用してインプリメントできます。 1 つのスライス

内に最大 4 個の 4:1 マルチプレクサをインプリメントできます (図 22 を参照)。




各 SLICEL または SLICEM には、F7AMUX と F7BMUX が 1 つずつあります。この 2 つのマルチ

プレクサでは、2 つの LUT の出力を組み合わせて最大 13 入力の組み合わせファンクション (8:1 マルチプレクサ) を構築します。 1 つのスライス内には最大 2 個の 8:1 マルチプレクサをインプリメン

トできます (図 23 を参照)。


図 22 : 1 つのスライスに含まれる 4 個の 4:1 マルチプレクサ

ug384_22_042309

(D[6:1])

(C[6:1])

(B[6:1])

(A[6:1])

(CLK)CLK

6

LUT

LUT

LUT

LUT

A[6:1]

O6

6A[6:1]

O6

4:1 MUX

( )

D Q

(D)

(DQ)

4:1 MUX

( )

D Q

(C)

(CQ)

4:1 MUX

( )

D Q

(B)

(BQ)

4:1 MUX

( )

D Q

(A)

(AQ)

6A[6:1]

O6

6A[6:1]

O6

SEL D [1:0] DATA D [3:0]

SEL C [1:0] DATA C [3:0]

SEL B [1:0] DATA B [3:0]

SEL A [1:0] DATA A [3:0]




各 SLICEL または SLICEM には F8MUX があります。この F8MUX は、F7AMUX と F7BMUX の出力を組み合わせて、最大 27 入力 (または 16:1 マルチプレクサ) の組み合わせファンクションを構

築します。 1 つのスライスには 16:1 マルチプレクサ 1 つのみをインプリメントできます (図 24 を参照)。


図 23 : 1 スライスに含まれる 2 個の 8:1 マルチプレクサ

ug384_23_042309

(D[6:1])

(C[6:1])

(CX)

(B[6:1])

(A[6:1])

(AX)

SELF7(1)(CLK)

CLK

SELF7(2)

SEL D [1:0] DATA D [3:0](1)

SEL C [1:0] DATA C [3:0](1)

SEL B [1:0] DATA B [3:0](2)

SEL A [1:0] DATA A [3:0](2)

6

LUT

LUT

LUT

LUT

A[6:1]

O6

6A[6:1]

O6

8:1 MUX(1)

( )

D Q

(CMUX)

(CQ)

8:1 MUX(2)

( )

D Q

(AMUX)

(AQ)

6A[6:1]

O6

6A[6:1]

O6

F7BMUX

F7AMUX



複数の SLICEM を使用すると 16:1 より大規模なマルチプレクサを構築できますが、スライス間は

直接接続がないため、これより長いマルチプレクサは構築できません。

高速ルックアヘッドキャリーロジック

SLICEM および SLICEL には、ファンクションジェネレータのほか、高速加算/減算を実行するた

めに、スライスに専用キャリーロジックが含まれています (SLICEX には含まれません)。 CLB には

キャリーチェーンが 1 つあります (図 1 を参照)。このキャリーチェーンはカスケード接続が可能

なため、大規模な加算/減算ロジックを構築できます (図 2 を参照)。

Spartan-6 デバイスのキャリーチェーンでは上方向に演算が実行され、各スライスの高さは 4 ビッ

トです。各ビットには、キャリーマルチプレクサ (MUXCY) と専用 XOR ゲートが 1 つずつあり、

選択されたキャリービットを使用してオペランドを加算/減算します。専用キャリーパスおよび

キャリーマルチプレクサ (MUXCY) を使用して、ファンクションジェネレータをカスケード接続

し、多入力ロジックファンクションをインプリメントすることもできます。

図 25 に、 1 つのスライスの関連ロジックエレメントを使用したキャリーチェーンを示します。


図 24 : 1 つのスライスに含まれる 1 つの 16:1 マルチプレクサ

ug384_24_042309

(D[6:1])

(C[6:1])

(CX)

(B[6:1])

(A[6:1])

(AX)(BX)

(CLK)

SELF7

SELF7

SELF8

CLK

6

LUT

LUT

LUT

LUT

A[6:1]

O6

6A[6:1]

O6

16:1 MUX

( )

D Q

(BMUX)

(B)

6A[6:1]

O6

6A[6:1]

O6

F7BMUX

F8MUX

F7AMUX

SEL D [1:0] DATA D [3:0]

SEL C [1:0] DATA C [3:0]

SEL B [1:0] DATA B [3:0]

SEL A [1:0] DATA A [3:0]



キャリーチェーンは、ファンクションジェネレータと共にルックアヘッドロジックが含まれてい

ます。独立した入力が 10 個 (S 入力 S0～S3、 DI 入力 DI1～DI4、 CYININT および CIN) と独立し

た出力が 8 個 (O 出力 O0～O3 および CO 出力 CO0～CO3) あります。

S 入力は、キャリールックアヘッドロジックの伝搬信号に使用されます。伝搬信号は、ファンクショ

ンジェネレータの O6 出力から入力されます。 DI 入力は、キャリールックアヘッドロジックの生

成信号に使用されます。生成信号は、ファンクションジェネレータの O5 出力またはスライスの

BYPASS 入力 (AX、BX、CX、および DX) から入力されます。 S 入力は乗算器を構築するために使

用されますが、 DI 入力は加算器/累算器を構築するために使用されます。 CYINIT は、キャリー

チェーンの最初のビットの CIN (キャリー入力) です。 CYINIT 値は、加算の場合は 0、減算の場合

は 1、またはダイナミック高速キャリービットの場合は AX 入力です。 CIN 入力を使用してスライ

スをカスケード接続し、より長いキャリーチェーンを構築します。 O 出力には、加算/減算の和が含


図 25 : 高速キャリーロジックパスおよび関連エレメント

ug384_25_042309

DMUX/DQ*

DMUX

DQDX

S3MUXCY

DI3

CO3

O3

COUT ( )

(CARRY4)

( )

D Q

CMUX/CQ*

CMUX

CQCX

S2MUXCY

DI2

CO2

CO1

CO0

O2

( )

D Q

BMUX/BQ*

BMUX

BQBX

S1MUXCY

DI1

O1

( )

D Q

AMUX/AQ*

AMUX

AQAX

S0MUXCY

DI0

CIN

CIN ( )

*

CYINIT

10

O0

( )

D Q



まれ、CO 出力では各ビットのキャリーアウトが計算されます。 CO3 がスライスの COUT 出力に接

続されて、複数スライスをカスケード接続することによって、より長いキャリーチェーンが構築さ

れます。加算器の伝搬遅延は、カスケード接続されるキャリーチェーン数が増えるほど、オペラン

ドのビット数に相対して増加します。キャリーチェーンは、同じスライス内のストレージエレメン

トまたはフリップフロップを使用してインプリメントできます。

CLB およびスライスのタイミングモデル

Spartan-6 FPGA はサイズが大きく、かつ複雑なデバイスであるため、多様なパスおよびファンク

ションエレメントのタイミングを理解することは困難かつ重要な課題です。ザイリンクスソフト

ウェアを使用してデザインをインプリメントする場合は、さまざまなタイミングパラメータをすべ

て理解する必要はありませんが、クリティカルパスの分析や高速デザインを目指す上級設計者に

とっては、タイミングモデルの理解が役立ちます。

次に示すタイミングモデルでは、次の 3 つのセクションが含まれています。

• ファンクションエレメント図 : ピンと接続を示した基本的なアーキテクチャの回路図

• タイミングパラメータ : 『Spartan-6 FPGA データシート』に記載されているタイミングパラ

メータの定義

• タイミング図 : 各ファンクションエレメントのタイミングパラメータの相互関係

ここに記載するタイミングモデルを使用する場合は、ザイリンクス Timing Analyzer ソフトウェア

(TRCE) および『Spartan-6 FPGA データシート』のスイッチ特性の章も併せて参照してください。

ピン名、パラメータ名、およびパスはすべて、配線前および配線後のスタティックタイミングレポー

トの表記と一致します。本章では、スイッチ特性の章に記載されているほとんどのタイミングパラ

メータについて説明しています。

『Spartan-6 FPGA データシート』に記載されているすべてのタイミングパラメータは、スライスお

よび CLB と関連しています。ここで説明する次のセクションは、『Spartan-6 FPGA データシート』

のスイッチ特性の章と同じ内容です。

• スライス (LUT およびストレージエレメント ) タイミングモデル

• スライスの分散 RAM のタイミングモデル (SLICEM のみ)

• スライスのシフトレジスタのタイミングモデル (SLICEM のみ)

• スライスキャリーチェーンのタイミングモデル (SLICEM および SLICEL のみ)

スライス (LUT およびストレージエレメント ) タイミングモデル

図 26 に Spartan-6 FPGA のスライスの簡略図を示します。スライスのエレメントの一部は省略されて

おり、このセクションで説明されているタイミングパスに関連したエレメントのみ記載しています。




図 26 : Spartan-6 FPGA のスライスの簡略図

ug384_26_042309

LUT

O6

O5

6D

FF/LAT

D

CE

CLK

SR

Q

F7BMUX

F8MUX

DMUX

DQ

D Inputs

LUT

O6

O5

6C

FF/LAT

D

CE

CLK

SR

Q CQ

CMUX

C Inputs

DX

CX

LUT

O6

O5

6B

FF/LAT

D

CE

CLK

SR

Q BQ

BMUX

B Inputs

BX

FF/LAT

D

CE

CLK

SR

Q AQ

F7AMUXLUT

O6

O5

6A

AMUX

A Inputs

AX

CE

CLK

SR

D

CE

Q

CKSR

D

CE

Q

CKSR

D

CE

Q

CKSR

D

CE

Q

CKSR



タイミングパラメータ

表 6 に図 26 に示されている主なパスに関連する一般的なスライスのタイミングパラメータを示

します。

表 6 : スライス (LUT およびストレージエレメント ) のタイミングパラメータ

パラメータファンクション説明

組み合わせ遅延

TILO(1) A/B/C/D 入力から

A/B/C/D 出力

スライスの A/B/C/D 入力からルックアップテーブル (LUT) を通りスライスの A/B/C/D 出力に出力されるまでの伝搬遅延 (6 入力ファンクション)

TILO_2 A/B/C/D 入力から AMUX/CMUX 出力

スライスの A/B/C/D 入力から LUT と F7AMUX/F7BMUX を通

り、 AMUX/CMUX 出力に出力されるまでの伝搬遅延 (7 入力ファンクション)

TILO_3 A/B/C/D 入力から BMUX 出力

スライスの A/B/C/D 入力から LUT、F7AMUX/F7BMUX、およ

び F8MUX を通り、 BMUX 出力に出力されるまでの伝搬遅延

(8 入力ファンクション)

シーケンシャル遅延

TCKO フリップフロップ/ラッチエレメント

FF クロック (CLK) から AQ/BQ/CQ/DQ 出力

クロック後にフリップフロップとしてコンフィギュレーション

されているスライスシーケンシャルエレメントの AQ/BQ/CQ/DQ 出力でデータが安定しなければいけない時間

TCKO フリップフロップエレメントのみ

FF クロック (CLK) から AQ/BQ/CQ/DQ 出力

クロック後にスライスシーケンシャルエレメントの AQ/BQ/CQ/DQ 出力でデータが安定しなければいけない時間

TCKLO ラッチクロック (CLK) から AQ/BQ/CQ/DQ 出力

クロック後にラッチとしてコンフィギュレーションされている

スライスシーケンシャルエレメントの AQ/BQ/CQ/DQ 出力で

データが安定しなければいけない時間

スライスシーケンシャルエレメントのセットアップおよびホールドタイム(2)

TDICK/TCKDI フリップ

フロップ/ラッチエレメント

AX/BX/CX/DX 入力クロックの前 / 後にフリップフロップとしてコンフィギュレー

ションされているスライスシーケンシャルエレメントの D 入力

でスライスの AX/BX/CX/DX 入力からのデータが安定しなけれ

ばいけない時間

TDICK/TCKDI フリップ

フロップエレメントのみ

AX/BX/CX/DX 入力クロックの前/後にスライスシーケンシャルエレメントの D 入力でスライスの AX/BX/CX/DX 入力からのデータが安定しなけ

ればいけない時間

TDICK/TCKCE フリップ


CE 入力クロックの前 / 後にフリップフロップとしてコンフィギュレー

ションされるスライスシーケンシャルエレメントの CE 入力で

スライスの CE 入力が安定しなければいけない時間

TDICK/TCKCE フリップ


CE 入力クロックの前/後にスライスシーケンシャルエレメントの CE 入力でスライスの CE 入力が安定しなければいけない時間



タイミング特性

図 27 に、 Spartan-6 FPGA のスライスの一般的なタイミング特性を示します。

• クロックイベント (1) よりも TCEO 時間前にクロックイネーブル信号がスライスレジスタの

CE 入力が有効 (High) になります。

• クロックイベント (1) よりも TDICK 時間前に AX、BX、CX、または DX 入力のいずれかから

のデータがスライスレジスタの D 入力で有効 (High) になります。このデータは、クロックイベント (1) の後の TCKO 時間に AQ、 BQ、 CQ、または DQ ピンに出力されます。

• クロックイベント (3) よりも TSRCK 時間前に同期リセットとしてコンフィギュレーションさ

れた SR 信号が有効 (High) になり、スライスレジスタがリセットされます。これは、クロック

イベント (3) の後の TCKO 時間に AQ、 BQ、 CQ、または DQピンに反映されます。

TSRCK/TCKSR フリップ


SR 入力クロックの前 / 後にフリップフロップとしてコンフィギュレー

ションされているスライスシーケンシャルエレメントの SR (セット / リセット ) 入力でスライスの SR 入力が安定しなければ

いけない時間

TSRCK/TCKSR フリップ


SR 入力クロックの前/後にスライスシーケンシャルエレメントの SR (セット / リセット ) 入力でスライスの SR 入力が安定しなければ

いけない時間

セット /リセット

TRPW SR (セット / リセット ) の最小パルス幅

TRQ スライスシーケンシャルエレメントの非同期セット / リセットの

伝搬遅延。 SR 入力から AQ/BQ/CQ/DQ 出力

FTOG トグル周波数 : CLB フリップフロップにクロックを供給できる

最大周波数 = 1 / (TCH + TCL).

メモ : 1. このパラメータは、 2 個の 5 入力ファンクションとしてコンフィギュレーションされた LUT を含みます。

2. TXXCK = セットアップタイム (クロックエッジの前)、 TCKXX = ホールドタイム (クロックエッジの後)

表 6 : スライス (LUT およびストレージエレメント ) のタイミングパラメータ (続き)



図 27 : 一般的なスライスのタイミング特性

ug384_27_042309

TCEO

1 2 3

CLK

CE

AX/BX/CX/DX(DATA)

SR (RESET)

AQ/BQ/CQ/DQ(OUT)

TDICK

TCKO

TSRCK

TCKO



スライスの分散 RAM のタイミングモデル (SLICEM のみ)図 28 に、 Spartan-6 FPGA スライスにインプリメントされている分散 RAM の詳細を示します。スライスのエレメントの一部は省略されており、このセクションで説明されているタイミングパスに

関連したエレメントのみが記載されています。

分散 RAM のタイミングパラメータ

表 7 に、図 28 に示した主なパスに関連する SLICEM に含まれる分散 RAM のタイミングパラメー

タを示します。


図 28 : Spartan-6 FPGA の SLICEM に含まれる分散 RAM の簡略図

ug384_29_042309

6D

DXDI

D input

CXCI

C input

BXBI

B input

AXAI

A input

CLKWE

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

DMUXO5

6C

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

CMUXO5

6B

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

BMUXO5

6A

WA[6:0]

RAM

CLKWE

DI1DI2A[6:0]

O6

AMUXO5

表 7 : 分散 RAM のタイミングパラメータ


RAM (分散 RAM) としてコンフィギュレーションされたスライス LUT のシーケンシャル遅延

TSHCKO(1) CLK から A/B/C/D 出力書き込み操作のクロック後に分散 RAM に書き込まれたデー

タがスライスの A/B/C/D 出力で安定しなければいけない時間



分散 RAM のタイミング特性

図 29 に Spartan-6 FPGA のスライス (LUT は RAM としてコンフィギュレーション) にインプリメ

ントされた 16 ビット分散 RAM のタイミング特性を示します。

RAM (分散 RAM)(2) としてコンフィギュレーションされたスライス LUT のセットアップおよびホールドタイム

TDS/TDH(3) データ入力 (DI1) として

コンフィギュレーション

された AX/BX/CX/DX

クロックの前/後にスライスの AX/BX/CX/DX 入力でデータ

が安定しなければいけない時間

TACK/TCKA A/B/C/D アドレス入力クロックの前/後に RAM としてコンフィギュレーションされ

ているスライス LUT の A/B/C/D 入力でアドレス信号が安定

しなければいけない時間

TWS/TWH WE 入力クロックの前/後に RAM としコンフィギュレーションされて

いるスライス LUT の WE 入力で書き込みイネーブル信号が安

定しなければいけない時間

クロック CLK

TWPH 最小パルス幅、 High

TWPL 最小パルス幅、 Low

TWC アドレス書き込みサイクル時間を満たす最小クロック周期

メモ : 1. このパラメータは、 2 ビットの分散 RAM としてコンフィギュレーションされた LUT を含みます。

2. TXXCK = セットアップタイム (クロックエッジの前)、 TCKXX = ホールドタイム (クロックエッジの後)3. このパラメータは、データ入力 (DI2) としてコンフィギュレーションされた AI/BI/CI/DI を含みます。

表 7 : 分散 RAM のタイミングパラメータ (続き)



図 29 : スライスに含まれる分散 RAM のタイミング特性

ug384_29_042309

TWPL

TWPH

TWC

1 2 3 4 5 6 7

CLK

WE

DATA_OUTA/B/C/D

A/B/C/D(ADDR)

AX/BX/CX/DX(DI)

TAS

2

1

1 0 01MEM(F)

WRITE WRITE WRITE WRITEREAD READ

MEM(E)

X X0 01

F 3 4 5 E

TDS

TWS TILO TILO

TSHCKO



クロックイベント 1 : 書き込み

書き込み実行時に ADDR 入力のアドレス上にあるメモリの内容が変更されます。このメモリに書

き込まれたデータは、同期して A/B/C/D 出力に反映されます。

• クロックイベント 1 よりも TWS 時間前に書き込みイネーブル信号 (WE) が有効 (High) にな

り、 RAM が次の書き込みを実行できる状態になります。

• クロックイベント 1 よりも TAS 時間前にアドレス (2) が RAM の A/B/C/D 入力で有効にな

ります。

• クロックイベント 1 よりも TDS 時間前に DATA が RAM の DI 入力で有効 (1) になり、クロッ

クイベント 1 の後の TSHCKO 時間に A/B/C/D 出力に反映されます。

また、クロックイベント 1 よりも TSHCKO および TWOSCO 時間後に AMUX、 BMUX、 CMUX、

DMUX、および COUT 出力にも反映されます。

クロックイベント 2 : 読み出し

分散 RAM では、すべての読み出しが非同期です。 WE が Low の場合は、随時アドレスバスをア

サートできます。そのアドレスバスにある RAM の内容は、TILO の遅延 (LUT を通過する場合の伝

搬遅延) 後に A/B/C/D 出力に反映されます。クロックイベント 2 の後にアドレス (F) はアサートさ

れ、そのアドレスにある RAM の内容は、 TILO の遅延後に出力に反映されます。

スライスのシフトレジスタのタイミングモデル (SLICEM のみ)図 30 に、Spartan-6 FPGA のスライスに含まれるシフトレジスタのインプリメンテーションを示し

ます。スライスのエレメントの一部は省略されており、このセクションで説明されているタイミン

グパスに関連したエレメントのみ記載されています。



スライスのシフトレジスタのタイミングパラメータ

表 8 に図 30 に示した主なパスに関連する SLICEM のシフトレジスタのタイミングパラメータを

示します。


図 30 : Spartan-6 FPGA のスライスに含まれるシフトレジスタの簡略図

ug384_30_042309

6

DDX

CX

BX

AX

D

SRL

CLK WE

DI1

A

O6

MC31

WCLK

6

C

C

SRL

CLK WE

DI1

A

O6

MC31

6

B

B

SRL

CLK WE

DI1

A

O6

MC31

6

A

A

SRL

CLK WE

DI1

A

O6

DMUXMC31

表 8 : スライスのシフトレジスタのタイミングパラメータ


シフトレジスタとしてコンフィギュレーションされたスライス LUT のシーケンシャル遅延

TREG(1) CLK から A/B/C/D 出力書き込み操作のクロック後にシフトレジスタに書き込まれたデータ

がスライスの A/B/C/D 出力で安定しなければいけない時間

TREG_MUX(1) CLK から AMUX ～ DMUX 出力書き込み動作のクロック後にシフトレジスタに書き込まれたデータ

がスライスの DMUX 出力で安定しなければいけない時間



スライスのシフトレジスタのタイミング特性

図 31 に Spartan-6 FPGA のスライス (LUT はシフトレジスタとしてコンフィギュレーション) にインプリメントされた 16 ビットシフトレジスタのタイミング特性を示します。

クロックイベント 1 : Shift In

書き込み (Shift In) の実行中、シフトレジスタを介してデータがシフトされるとき、 A/B/C/D 入力

のアドレスにあるレジスタの 1 ビットの内容が変更されます。クロックイベント中にアドレスが変

更されない場合、このレジスタに書き込まれたデータが同期して A/B/C/D 出力に反映されます。クロックイベント中に A/B/C/D 入力が変更される場合、アドレス指定可能な出力 (A/B/C/D 出力) のデータ値は無効になります。

• クロックイベント 1 よりも TWS 時間前に書き込みイネーブル信号 (WE) が有効 (High) にな

り、シフトレジスタが次の書き込みを実行できる状態になります。

• クロックイベント 1 よりも TDS 時間前にデータがシフトレジスタの DI 入力で有効 (0) にな

り、クロックイベント 1 より遅延時間 TREG 後に A/B/C/D 出力に反映されます。アドレス 0 は

TREG_M31 CLK から MC31 出力を通り DMUX 出力

書き込み動作のクロック後にシフトレジスタに書き込まれたデータ

が MC31 出力を通り DMUX 出力で安定しなければいけない時間

シフトレジスタとしてコンフィギュレーションされたスライス LUT のセットアップおよびホールドタイム(2)

TWS/TWH CE 入力 (WE) クロックの前/後に書き込みイネーブル信号がシフトレジスタとし

てコンフィギュレーションされたスライス LUT の WE 入力で安定

しなければいけない時間

TDS/TDH(3) データ入力 (DI) としてコンフィ

ギュレーションされた AX/BX/CX/DX

クロックの前にデータがシフトレジスタとしてコンフィギュレー

ションされているスライスの AX/BX/CX/DX 入力で安定しなけれ

ばいけない時間

メモ : 1. このパラメータには、 2 ビットのシフトレジスタとしてコンフィギュレーションされた LUT が含まれます。

2. TXXCK = セットアップタイム (クロックエッジの前)、 TCKXX = ホールドタイム (クロックエッジの後)3. このパラメータには、データ入力 (DI2) または共通シフトの 2 ビットとしてコンフィギュレーションされた AI/BI/CI/DI が含まれています。

表 8 : スライスのシフトレジスタのタイミングパラメータ (続き)



図 31 : スライスのシフトレジスタのタイミング特性

ug384_31_04

1 2 3 4 5 6 32

CLK

(WE)

Shift_In (DI)

(A/B/C/D)

(A/B/C/D)

MSB(MC31/DMUX)

TDS

TILO TILO

0 1 1 0 1 0

20

X

X X X X X X X

0 1 1 1 1 10 0

TREG

TREG

TWS

1



クロックイベント 1 で指定されているため、 DI 入力のデータがレジスタ 0 に書き込まれ、

A/B/C/D 出力に反映されます。

クロックイベント 2 : Shift In

• クロックイベント 2 よりも TDS 時間前にシフトレジスタの DI 入力でデータが有効 (1) にな

り、クロックイベント 2 より遅延時間 TREG 後に A/B/C/D 出力に反映されます。アドレス 0 はクロックイベント 2 でもまだ指定されているため、 DI 入力のデータがレジスタ 0 に書き込ま

れ、 D 出力に反映されます。

クロックイベント 3 : Shift In/アドレス可能 (非同期) 読み出し

すべての読み出し操作は CLK 信号に非同期で実行されます。クロックイベント間でアドレスが変

更された場合、そのアドレス上のレジスタの内容は TILO (LUT 通過時の伝搬遅延) 時間遅れてアド

レス指定可能な出力 (A/B/C/D 出力) に反映されます。

• クロックイベント 3 よりも TDS 時間前にデータがシフトレジスタの DI 入力で有効 (1) にな

り、クロックイベント 3 より遅延時間 TREG 後に A/B/C/D 出力に反映されます。

• アドレスは変更されます (0 から 2 )。このとき、レジスタ 2 に格納されている値は 0 (この例で

は、最初にシフトされるデータ ) で、 TILO 遅延後に A/B/C/D 出力に反映されます。

クロックイベント 32 : MSB (最上位ビット ) の変化

クロックイベント 32 の後の TREG 時間にシフトレジスタにシフトされる最初のビットが、LUT A(シフトレジスタ) の MC31 出力を通ってスライスの DMUX 出力で有効 (この例ではロジック 0)になります。これは、クロックイベント 1 の後の TREG および TWOSCO 時間で、AMUX、BMUX、

CMUX、 DMUX、および COUT 出力に対しても同様です。

スライスキャリーチェーンのタイミングモデル (SLICEM および SLICEL のみ)33 ページの図 25 に、Spartan-6 FPGA のスライスに含まれるキャリーチェーンを示します。スライ

スのエレメントの一部は省略されており、このセクションで説明されているタイミングパスに関連

したエレメントのみが表示されています。

スライスキャリーチェーンのタイミングパラメータ

表 9 に 33 ページの図 25 に示した主なパスに関連するスライスキャリーチェーンのタイミングパラメータを示します。

表 9 : スライスキャリーチェーンのタイミングパラメータ


キャリーチェーンとしてコンフィギュレーションされたスライス LUT のシーケンシャル遅延

TAXCY/TBXCY/TCXCY/TDXCY AX/BX/CX/DX 入力

から COUT 出力

スライスの AX/BX/CX/DX 入力から COUT 出力までの伝

搬遅延

TBYP CIN 入力から COUT 出力までの遅延

スライスの CIN 入力から COUT 出力までの伝搬遅延

TOPCYA/TOPCYB/TOPCYC/TOPCYD A/B/C/D 入力から COUT 出力

スライスの A/B/C/D 入力から COUT 出力までの伝搬遅延



スライスキャリーチェーンのタイミング特性

図 32 に Spartan-6 FPGA のスライスにインプリメントされたスライスキャリーチェーンのタイミ

ング特性を示します。

• クロックイベント 1 よりも TCINCK 時間前に CIN 入力からのデータがスライスレジスタの D入力で有効 (High) になります。これは、クロックイベント 1 の後の TCKO 時間に

AQ/BQ/CQ/DQ ピンに出力されます。

• クロックイベント 3 よりも TSRCK 時間前に同期リセットとしてコンフィギュレーションされ

た SR 信号が有効 (High) になり、スライスレジスタがリセットされます。これは、クロックイベント 3 の後 TCKO 時間に AQ/BQ/CQ/DQ ピンに反映されます。

CLB プリミティブ

CLB プリミティブの詳細は、ライブラリガイドを参照してください。

分散 RAM プリミティブ

32 X 2 ビットから 256 X 1 ビットの 7 つのプリミティブがあります。表 10 に示すように、3 つのプ

リミティブがシングルポート RAM、 2 つのプリミティブがデュアルポート RAM、そして 2 つの

プリミティブがクワッドポート RAM です。

TCINA/TCINB/TCINC/TCIND A/B/C/D 入力から AMUX/BMUX/CMUX/DMUX 出力

スライスの A/B/C/D 入力から XOR (和) を使用するスライ

スの AMUX/BMUX/CMUX/DMUX 出力までの伝搬遅延

キャリーチェーンとしてコンフィギュレーションされたスライス LUT のセットアップおよびホールドタイム(1)

TCINCK/TCKCIN CIN データ入力クロックの前にスライスの CIN 入力からのデータがフリッ

プフロップとしてコンフィギュレーションしたスライス

シーケンシャルエレメントの D 入力で安定しなければなら

ない時間

メモ : 1. TXXCK = セットアップタイム (クロックエッジの前)、 TCKXX = ホールドタイム (クロックエッジの後)

表 9 : スライスキャリーチェーンのタイミングパラメータ (続き)



図 32 : スライスキャリーチェーンのタイミング特性

ug384_32_042309

TCINCK

1 2 3

CLK

CIN(DATA)

SR (RESET)

AQ/BQ/CQ/DQ(OUT)

TCKO

TSRCK

TCKO



入力および出力データは 1 ビット幅です (32 ビット RAM を除く )。

図 33 に標準的なシングルポート、デュアルポートおよびクワッドポートの分散 RAM プリミティ

ブを示します。 A、 ADDR、および DPRA 信号は、アドレスバスです。

表 10 : シングルポート、デュアルポート、およびクワッドポート分散 RAM

プリミティブ RAM サイズタイプアドレス入力

RAM32X1S 32 ビットシングルポート A[4:0] (読み出し /書き込み)

RAM32X1D 32 ビットデュアルポート A[4:0] (読み出し /書き込み)

DPRA[4:0] (読み出し )

RAM32M 32 ビットクワッドポート ADDRA[4:0] (読み出し)

ADDRB[4:0] (読み出し)

ADDRC[4:0] (読み出し)

ADDRD[4:0] (読み出し /書き込み)


RAM64X1D 64 ビットデュアルポート A[5:0] (読み出し /書き込み)

DPRA[5:0] (読み出し )

RAM64M 64 ビットクワッドポート ADDRA[5:0] (読み出し)

ADDRB[5:0] (読み出し)

ADDRC[5:0] (読み出し)

ADDRD[5:0] (読み出し /書き込み)


RAM128X1D 128 ビットデュアルポート A[6:0]、 (読み出し /書き込み)DPRA[6:0] (読み出し )



図 33 : シングルポート、デュアルポート、およびクワッドポート分散 RAM プリミティブ

RAM#X1S

ug384_33_042309

DO

WE

WCLK

A[#:0]

SPO DOD[#:0]

RAM#X1D

D

DPO

WE

WCLK

A[#:0]

DPRA[#:0]

RAM#M

DI[A:D][#:0]

DOC[#:0]

WE

WCLK

ADDRD[#:0]

ADDRC[#:0]

DOB[#:0]ADDRB[#:0]

DOA[#:0]ADDRA[#:0]



分散 RAM プリミティブを複数使用すると、ビット幅の大きいメモリブロックをインプリメントで

きます。

ポート信号

分散 RAM の各ポートは、同じメモリセルを読み出している場合でも、動作はそれぞれ独立してい

ます。

クロック (WCLK)

クロックは、同期書き込みに使用します。データ入力ピンとアドレス入力ピンのセットアップタイ

ムは、 WCLK ピンを基準としています。

イネーブル (WE/WED)

イネーブルピンは、ポートの書き込み機能を制御します。 WE が無効の場合、メモリセルへの書き

込みは実行されません。 WE が有効の場合、クロックエッジに同期してアドレス入力で指定したメ

モリ位置にデータ入力信号が書き込まれます。

アドレス (A[#:0]、 DPRA[#:0]、および ADDRA[#:0] - ADDRD[#:0])

アドレス入力 A[#:0] (シングルポートおよびデュアルポートの場合)、DPRA[#:0] (デュアルポート

の場合)、および ADDRA[#:0] - ADDRD[#:0] (クワッドポートの場合) は、読み出し /書き込みを実

行するメモリセルを選択します。必要となるアドレス入力の数は、ポート幅によって決まります。

VHDL または Verilog インスタンシエーションでは、一部のアドレス入力はバスではありません。各

アドレスファンクションは表 10を参照してください。

データ入力 (D、 DID[#:0])

データ入力 D (シングルポートおよびデュアルポートの場合) および DID[#:0] (クワッドポートの

場合) には、 RAM に書き込む新しい値が入力されます。

データ出力 (O、 SPO、 DPO および DOA[#:0] - DOD[#:0])

データ出力 O (シングルポートまたは SPO)、DPO (デュアルポート )、および DOA[#:0] - DOD[#:0](クワッドポート ) には、アドレス入力で指定したメモリセルの内容が反映されます。次のアクティ

ブな書き込みクロックエッジでデータ出力 (O、 SPO、または DOD[#:0]) には新しく書き込まれた

データが反映されます。

クロックピンの反転

クロックピン (CLK) には、個別に反転オプションがあります。クロック信号は、ほかのロジックリソースを使用せずに、立ち下がりエッジまたは立ち上がりエッジでアクティブにできます。デフォ

ルトでは、立ち上がりエッジを使用します。

グローバルセット /リセット (GSR)

グローバルセット / リセット (GSR) 信号は分散 RAM モジュールには影響しません。

シフトレジスタ (SRL) プリミティブ

32 ビットシフトレジスタ (SRLC32E) には 1 つのプリミティブを使用できます。図 34 に 32 ビッ

トシフトレジスタのプリミティブを示します。



専用のマルチプレクサ (F7AMUX、 F7BMUX、および F8MUX) を使用して複数の 32 ビットシフ

トレジスタをインスタンシエートすると、1 個のスライスで最大 128 ビットのカスケード接続可能

なシフトレジスタチェーンを作成できます。このユーザーガイドのシフトレジスタ (SLICEM のみ) の図 19 ～図 21 に、32 ビット以上のカスケード接続可能なシフトレジスタのさまざまなイン

プリメンテーションが示されてます。

ポート信号

クロック (CLK)

シフト動作は、クロックの立ち上がりエッジまたは立ち下がりエッジのいずれかに同期します。

データおよびクロックイネーブル入力ピンには、 CLK の選択されたエッジを基準としたセット

アップタイムがあります。

データ入力 (D)

データ入力は、シフトレジスタにシフトインする新しいデータ (1 ビット ) となります。

クロックイネーブル (CE)

クロックイネーブルピンは、シフト動作を制御します。クロックイネーブルピンが非アクティブ

のときは、シフトレジスタにデータはシフトインされず、新しいデータは書き込まれません。クロッ

クイネーブルをアクティブにすると、データ入力 (D) の内容が最初のビットに書き込まれ、すべて

のデータが 1 つずつシフトします。新しいデータが出力ピン (Q) およびカスケード接続可能な出力

ピン (Q31) に送信されます。

アドレス (A[4:0])

アドレス入力は、読み出されるビット (0 ～ 31) を選択します。 n 番目のビットが、出力ピン (Q) に送信されます。アドレス入力は、カスケード接続可能な出力ピン (Q31) に影響せず、常にシフトレジスタの最後のビット (ビット 31) に影響します。

データ出力 (Q)

データ出力 Q には、アドレス入力で選択されたデータ値 (1 ビット ) が送信されます。

データ出力 (Q31、オプション)

データ出力 Q31 には、 32 ビットシフトレジスタの最後のビット値が送信されます。シフトイン後

に新しいデータが出力されます。


図 34 : 32 ビットシフトレジスタ

SRLC32E

ug384_34_042309

DQ

A[4:0]6

CE

CLK

Q31



クロックピンの反転

クロックピン (CLK) には、個別に反転オプションがあります。クロック信号は、ほかのロジックリソースを使用せずに、立ち下がりエッジまたは立ち上がりエッジでアクティブにできます。デフォ

ルトでは、立ち上がりエッジを使用します。

グローバルセット /リセット (GSR)

シフトレジスタは、グローバルセット / リセット (GSR) 信号で制御されません。

その他のシフトレジスタアプリケーション

同期シフトレジスタ

シフトレジスタのプリミティブは、同じスライスにあるレジスタを使用しません。完全に同期した

読み出し /書き込みシフトレジスタをインプリメントするには、出力ピン Q をフリップフロップに

接続する必要があります。図 35 に示すように、シフトレジスタとフリップフロップでは同じクロッ

クが使用されます。

このコンフィギュレーションは、デザインが簡潔で、タイミングの点でも優れています。フリップフ

ロップはシフトレジスタチェーンの最後のレジスタと考え、固定長モードまたは可変長モードでの

アドレス指定は、必要な長さから 1 を引いた値にする必要があります。必要に応じて、カスケード接

続可能出力もフリップフロップを介して出力できます。

固定長シフトレジスタ

カスケード接続可能な 32 ビットのシフトレジスタでは、専用マルチプレクサ (F7AMUX、

F7BMUX、および F8MUX) を使用せずに任意の固定長モードのシフトレジスタをインプリメント

できます。図 36 に 72 ビットのシフトレジスタを示します。最後の SRLC32E プリミティブのみ、

アドレス入力を 0b00111 に固定する必要があります。または、シフトレジスタ長を 71 ビット (アドレスは 0b00110 に固定) に制限し、フリップフロップを最後のレジスタとして使用できます。

SRLC32E プリミティブでは、シフトレジスタの長さはアドレス入力 + 1 です。


図 35 : 同期シフトレジスタ

D QD Q

CLK

()

CE

SRLC32E FF

Q31

ug384_35_042309



マルチプレクサのプリミティブ

各スライスの専用 F7AMUX、 F7BMUX、および F8MU2 へアクセスするには、 2 つのプリミティ

ブ (MUXF7 および MUXF8) があります。これらのマルチプレクサプリミティブは LUT と組み合

わせて使用して、よりビット幅の広いマルチプレクサ (8:1 ～ 16:1) を構築できます。大型マルチプ

レクサの構築方法の詳細は、「大型マルチプレクサの設計」を参照してください。

ポート信号

データ入力 (I0、 I1)

データ入力には、セレクト信号 (S) で選択されるデータが入力されます。

制御入力 (S)

セレクト入力信号は、出力 O へ送信されるデータ入力信号を決定します。ロジック 0 では I0 入力、

ロジック 1 では I1 入力が選択されます。

データ出力 (Q)

データ出力 O では、制御入力で選択されたデータ値 (1 ビット ) が出力されます。

キャリーチェーンプリミティブ

CARRY4 プリミティブは、 Spartan-6 アーキテクチャの SLICEM または SLICEL の高速キャリー

ロジックです。このプリミティブは、 LUT と接続して加算器および乗算器を構築します。通常、こ

のプリミティブは合成ツールにより標準 RTL コードから推論されます。合成ツールでは、パフォー

マンスやエリア使用率においてこのロジックに最適にマッピングされる演算ファンクションおよび


図 36 : 固定長シフトレジスタの例

LUT

SRLC32E

D

Q31

LUT

SRLC32E

D

Q31

LUT

SRLC32E

DOUT(72

)A[4:0]

Q31

Q

500111

D

ug384_36_042309

LUT

SRLC32E

D

Q31

LUT

SRLC32E

D

Q31

LUT

SRLC32E

D OUT(72

)

A[4:0]

Q31

Q

FF

D Q

500110

D



ロジックファンクションを判断します。また、このファンクションを自動で使用し、正しく接続し

ます。 33 ページの図 25 に CARRY4 ブロック図を示します。

ポート信号

合計出力 (O[3:0])

合計出力からは、加算/減算の結果が出力されます。

キャリー出力 (CO[3:0])

キャリー出力には、各ビットのキャリーアウトが送信されます。 CO[3] がほかの CARRY4 プリイ

ティブの CI 入力へ接続されている場合は、より長いキャリーチェーンを構築できます。

データ入力 (DI[3:0])

DI 入力は、キャリールックアヘッドロジックの生成信号として使用されます。この生成信号は、

LUT 出力から入力されます。

セレクト入力 (S[3:0])

セレクト入力は、キャリールックアヘッドロジックの伝搬信号として使用されます。この伝搬信号

は、 LUT 出力から入力されます。

キャリー初期化 (CYINIT)

キャリー初期化入力は、キャリーチェーンの最初のビットを選択するのに使用されます。 CYINITピンの値は、加算の場合は 0、減算の場合は 1、またはダイナミック高速キャリービットの場合は

AX 入力になります。

キャリー入力 (CI)

CI 入力を使用してスライスをカスケード接続し、より長いキャリーチェーンを構築します。長い

キャリーチェーンを構築するには、ほかの CARRY4 の CO[3] 出力をこのピンに接続します。


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