Analog Dialogue 49-01 1

統合型RFICに適した電源回路著者Qui Luu

無線周波数に対応する I C（以下R F I C）には従来と比べてより多くの機能ブロックが集積されるようになりましたこれに伴いノイズに関する問題がより複雑になることから電源の管理は従来にも増して重要性の高い課題となっています本稿では電源ノイズがRFICの性能に及ぼす影響について解説しますR F I Cの具体例としてアナログデバイセズ（ADI）の直交復調器「ADRF6820」を取り上げますがこの ICはPLL（Phase Locked Loop）とVCO（電圧制御発振器）を集積していることを1つの特徴としています本稿で示す結果は同ICだけでなく性能の高いさまざまなRFICにも広く当てはまります

復調器においては電源ノイズによってミキシング成分が生成され線形性が低下するほかP L L V C Oの位相ノイズが劣化する可能性もあります本稿ではLDO

（低ドロップアウト）レギュレータとスイッチングレギュレータを使用した電源の設計例を紹介するとともに電源回路について詳細な評価を行った結果も示します

ADRF6820は高い集積度のRF回路に加え2つの電源回路も内蔵しており本稿で行う議論に最適な製品といえますなお同 ICは直交復調器「ADL5380」と類似するアクティブミキサーのコアと「ADRF6720」と同じPLLVCOコアを備えており本稿で示す情報はこれらの製品にも当てはまりますまた紹介する電源回路の例は33V50Vの電源を必要とし消費電力が同等の新たな設計にも適用することが可能です

A D R F 6 8 2 0のブロック図を図1に示しました直交復調器とシンセサイザを中心に多くの機能を備えており次世代の通信システムには理想的です線形性に優れた広帯域の I Q復調器フラクショナルN（分数分周）方式で集積度の高いPLL位相ノイズの小さい複数のVCOなどを集積していますまた21のRFスイッチチューニングが可能なRFバランプログラマブルなRFアッテネータ2つのLDOも備えていますパッケージは6mmtimes6mmのLFCSPです

DC位相補正

DC位相補正

CS SCLK

SDIO

シリアルポートインターフェース

15 14 13 2 3 8 9 23 25 26 28 38

VPOS_3P3 DECL1～DECL4

211119 30 36 31 27 33 40 101

VPOS_5V

LDO（VCO用）

LDO（25V出力）

RFIN0

RFIN1

29

22

多相フィルタ

LOINndash

REFIN

LOIN+

I+

Indash

Qndash

Q+

4分周器PL L

34

39

35

5

4

7

6

図 1 A D R F 6 8 2 0のブロック図

電源の感度

電源ノイズの影響を最も受けやすいのはミキサーのコアとシンセサイザですミキサーのコアに結合したノイズは線形性とダイナミックレンジの低下につながる不要な成分を生成しますこの低周波のミキシング成分はアプリケーションで扱う帯域内に現れますこのため直交復調器にとってこのミキシング成分は特に重要な意味を持ちます同様に電源ノイズはP L L V C Oの位相ノイズを劣化させる可能性もあります不要なミキシング成分の発生と位相ノイズの劣化はほとんどのミキサーとシンセサイザに対して悪影響を及ぼします正確にどれだけの劣化が発生するかはチップの構成とレイアウトに依存します電源にかかわる感度について理解しておくことにより性能と効率の最適化を図った堅牢な電源回路を設計することが可能になります

直交復調器の感度

図2に示すようにA D R F 6 8 2 0にはギルバートセルを用いたダブルバランス型アクティブミキサーのコアが使用されていますダブルバランス型とはL O（局部発振器）ポートとRFポートの両方を差動で駆動するという意味です

VDD

IF∙

Q1 Q2

RF

Q3 Q4

IF∙

図 2 ギルバートセルを用いた ダブルバランス型アクティブミキサー

フィルタによって高次の高調波成分を除去した後のミキサー出力はR F入力とL O入力の和と差になります I F （中間周波数）とも呼ばれる差の項は対象とする帯域内に存在する信号です一方和の項は帯域外に存在しフィルタによって除去されます

V(t) = 2VRF [cos(wRFt ndash wLOt) + cos(wRFt + wLOt)]

ミキサーのコアには対象とするRF信号とLO信号だけが入力されることが理想ですが現実的にはこのようなケースは稀です実際は電源ノイズがミキサーの入力に結合しミキシングスプリアスとして現れますミキシングスプリアスの相対的な振幅はノイズ源によって異なる可能性があります図3はミキサー出力のスペクトルと電源ノイズの結合が原因でミキシング成分が現れる場所の例を示したものです図中のCWは電源レールに結合した連続波または正弦波信号の周波数です例えばスイッチング周波数が600kHz12MHzといったスイッチ

π

Analog Dialogue 49-012

ングレギュレータからクロックノイズが生じるといった状態です電源ノイズは2つの異なる問題を引き起こす可能性があります1つはミキサーの出力にノイズが結合したケースですこの場合周波数に変化を起こすことなくCWが出力に現れますもう1つはミキサーの入力でノイズ結合が生じるケースですこの場合CWがRF信号とLO信号を変調し IFplusmnCWの成分が生成されます

PSRR〔

dB〕

CW IF ∙ CW IF IF ∙ CW 周波数

図 3 電源ノイズの結合が生じた場合の ミキサー出力のスペクトル

このようなミキシング成分のスペクトルは対象とするIF信号の近くに現れる可能性があるためフィルタで除去することは困難です結果としてダイナミックレンジが低下することになりますが特に直交復調器ではそれが顕著です直交復調器では複素帯域において ベースバンドがDCを中心とするためですADRF6820の場合復調帯域幅はDCから600MHzです12MHzのノイズが発生するスイッチングレギュレータによってミキサーのコアに給電した場合 IFplusmn1 2MHzの不要なミキシング成分が生じます

周波数シンセサイザの感度

稿末に示した参考文献には集積化されたPLLとVCOに電源ノイズが与える影響に関する重要な情報が記載されていますそこに示されている原則は同じ構成の他の回路にも当てはまりますただし設計の異なる回路については個々に電源の評価を行う必要があります例えばADRF6820の場合VCOの電源としてLDOを集積していますPLL専用のLDOを内蔵している場合と内蔵していない場合を比較すると前者の方が電源ノイズに対する耐性は高くなります

ADRF6820の電源ドメインと消費電流

電源管理ソリューションを設計する際にはまずRFICの電源ドメインについて調べたうえでいくつかの要件を明らかにする必要があります各RFブロックに給電する電源ドメイン各ドメインの消費電力消費電力に影響を及ぼす動作モード各ドメインのP S R R（電源電圧変動除去比）といった項目について検討しなければなりませんこれらの情報を活用することでRFICの感度に関するデータを収集することが可能になります

A D R F 6 8 2 0の主要な機能ブロックにはそれぞれ個別の電源端子が用意されています同 I Cの2つのドメインV P M XとV P R Fには 5 Vの電源を供給します V P M Xはミキサーのコアに電力を供給しV P R FはR Fフロントエンドと入力スイッチに電力を供給しますその他のドメインは 3 3 Vの電源電圧を使用します内蔵L D OにはV P O S _ D I Gによって電力を供給しますこのLDOの2 5V出力がSPIPLLのΣΔ変調器シンセサイザの F R A C I N T（分数 整数）分周器に電力を供給しますVPOS_PLLは基準周波数入力（REFIN）位相検出器（PFD）チャージポンプ（CP）を含むPLL回路に電力を供給しますVPOS_LO1とVPOS_LO2はベースバンドアンプとDCバイアスリファレンスを含むLOのパスに電力を供給しますVPOS_VCOは別の内蔵LDOに電力を供給しその28V出力によって複数のVCOに電力が供給されますこの内蔵LDOは電源ノイズに対する感度を最小化するための重要な要素です

ADRF6820はいくつかの動作モードに構成（コンフィギュレーション）することができます285GHzのLOを用いた通常動作モードでも消費電力は1 5 m W未満ですバイアス電流を減少させると消費電力と性能の両方が低下しますミキサーのバイアス電流を増やすとミキサーのコアの線形性が高まり I IP3（3次入力インターセプトポイント）が向上しますがノイズ性能は低下し消費電力は増加しますノイズ性能が非常に重要である場合にはミキサーのバイアス電流を減らすことでミキサーのコア内におけるノイズが低減するとともに消費電力を削減することも可能になります出力部のベースバンドアンプでは低インピーダンスの出力負荷に対する電流駆動能力を変更することができます出力インピーダンスが小さい負荷に対しては高い電流駆動能力

0dBmのCW信号を33V5Vでバイアス

33V5V

33V5Vのバイアスをネットワークアナライザ（8753D）に印加

RF入力

外部LO入力またはPLL基準入力

スペクトラムアナライザでIQ出力を測定

図 4 A D R F 6 8 2 0の P S R Rを測定するための環境

Analog Dialogue 49-01 3

が必要であり消費電力も多くなりますデータシートには各動作モードにおける消費電力を示した表が記載されています

測定手順と結果

電源レールにノイズが結合すると周波数がCWとIFplusmnCWの不要な成分が生成されますこのノイズ結合を模擬するために各電源端子に対して周波数がC Wの信号を印加しますそして入力したCW信号に対し生成されるミキシング成分の相対振幅を測定しますこの測定値をPSRR（単位はdB）として記録しますPSRRは周波数によって異なるのでCWの値を30kHz～1GHzの範囲で掃引して計測を行います対象とする帯域のPSRRによってフィルタが必要かどうかが決まりますPSRRは以下の式で算出できます

［CWのPSRR〔dB〕］=［入力CW信号の振幅〔dBm〕］- ［IQ出力におけるCWフィードスルーの測定値〔dBm〕］

［IFplusmnCWのPSRR〔dB〕］=［入力CW信号の振幅〔dBm〕］-［IQ出力におけるIFplusmnCWフィードスルーの測定値〔dBm〕］

［IF+CW〔dBm〕］=［IF-CW〔dBm〕］（搬送波付近で変

調されるCWの振幅は等しいため）

測定環境 図4に測定環境の概要を示しますネットワークアナライザ（キーサイトテクノロジー社の「8753D」）に33Vまたは5VのDC電源を印加すると33V5Vのオフセットを持つ掃引用の連続信号（正弦波）が生成されますその信号をRFICの各電源レールに印加しますまた2つの信号発生器によってRFLO入力信号を供給しスペクトラムアナライザによって出力を測定します

測定手順

不要なミキシング成分の振幅はICのPSRRと評価基板上のデカップリングコンデンサのサイズ 位置に依存します図5は0dBの正弦波信号を電源端子に印加した場合に出力される IF+CW信号の振幅を示したものですデカップリングコンデンサを使用していない場合不要な信号の振幅は-70dBc～-80dBcでしたデータシートでは基板上面のICの横に100pFのコンデンサ背面に01μFのコンデンサを使用することを推奨していますグラフを見るとこれらの外部デカップリングコンデンサによる共振の影響が現れています16MHzにおける遷移は01μFのコンデンサと1nHの寄生インダクタンスの共振によるものですまた356MHzにおける遷移は100pFのコンデンサと2つのコンデンサに起因する2nHの寄生インダクタンスの共振によって発生しています同様に500MHzにおける遷移は100pFのコンデンサと1nHの寄生インダクタンスの共振によるものです

CWの周波数〔MHz〕

CW+I

Fの振幅〔

dB〕

ndash60

ndash70

ndash90

ndash80

ndash110

ndash120

ndash100

ndash130001 01 1 10 100 1k

2次高調波

100pFのコンデンサと2nHのインダクタンスによる並列共振（356MHz）

100pFのコンデンサによる共振（500MHz）

01μFのコンデンサによる共振（16MHz）

01μFと100pF

コンデンサなし

RPRSL

100pF

RSLRP

01OtildeF

図 5 デカップリングコンデンサによる 共振が I F plusmn C W信号に及ぼす影響

測定結果

電源レール上の干渉信号（C W）と変調信号（ I F plusmn C W）の振幅をベースバンド出力において測定しましたその際にはテストの対象とする電源レールにノイズを発生させつつ他の電源はクリーンな状態に保ちました図 6に 0 d Bの正弦波信号を電源端子に印加し3 0 k H z～1 G H zの範囲で掃引した場合の I F plusmn C W信号の振幅を示しました一方図7はCW信号からベースバンド出力へのフィードスルーを示したものです

CWの周波数〔MHz〕

IFplusmnC

Wの

PSRR〔

dB〕

20

0

∙20

ndash60

ndash40

ndash100

ndash120

ndash80

ndash140001 01 1 10 100 1k

VPRF

VPMX

VPOS_LO1

VPOS_LO2

VPOS_VCO

VPOS_PLL

VPOS_DIG

図 6 I F plusmn C Wの P S R R

CWの周波数〔MHz〕

CWの

PSRR〔

dB〕

0

∙20

ndash60

ndash40

ndash100

ndash120

ndash80

ndash140001 01 1 10 100 1k

VPRF

VPMX

VPOS_LO1

VPOS_LO2

VPOS_VCO

VPOS_PLL

VPOS_DIG

図 7 C Wの P S R R

Analog Dialogue 49-014

解析

それぞれのグラフは各電源端子の電源感度に関する重要なデータですV P O S _ P L LはP S R Rが最も低く最も影響を受けやすい電源ノードだと言えますこの電源端子はREFINPFDCPを含むPLL回路に電力を供給しますこれらの機能ブロックは影響を受けやすくL O信号の精度と位相性能を左右します各ブロックに結合したノイズは出力に直接伝搬します

同じ理由からVCOの電源も重要なノードであると考えられますグラフからはVPOS_VCOはVPOS_PLLよりもPSRRがかなり高いことがわかりますこれはVCOへの給電が内蔵LDOによって行われるためですこのLDOは外部端子のノイズからVCOを隔離することを可能にするとともにノイズのスペクトル密度を一定に保ちます一方PLLに対する給電には内蔵LDOは使用していませんそのため電源レールの中でVPOS_PLLは最も影響を受けやすくなっていますこのことから潜在的なノイズ結合からVPOS_PLLを隔離することが最適な性能を得るための重要なポイントになります

P L Lのループフィルタは高い周波数のC W信号を減衰させるためVPOS_PLLの感度は低い周波数においては低く 3 0 k H zから 1 G H zへと周波数を掃引するに連れて徐々に高くなります高い周波数では干渉信号（CW）の振幅が減衰しPLLに印加される電力レベルはかなり低くなるためV P O S _ P L Lでは他の電源ドメインよりも高い周波数におけるPSRRが高くなりますなお ループフィルタは20kHzをターゲットとして図8に示すように構成しました

電源レールを最も影響を受けやすいものから受けにくいものへ並べるとV P O S _ P L LV P O S _ L O 2V P O S _VCOVPOS_LO1VPOS_DIGVPMXVPRFの順になります

22Ccedil

22nF

33kCcedil

680pF11kCcedil82pF 330pF

図 8 ループ帯域幅を 2 0 k H zとして 設計した P L Lのループフィルタ

電源の設計 ここまででADRF6820の各モードにおける最大消費電力と各電源ドメインの感度について十分に把握することができましたそこで続いてはスイッチングレギュレータとLDOの両ソリューションを使って電源管理ソリューションを構築しましたADRF6820の電源レール用に6Vの電源から5Vと33Vを生成する回路を設計しています図9の電源回路ではVPMXとVPRF向けに5Vの電圧を生成しますCMOS LDOである「ADP7104」は負荷に対して最大500mAの出力電流を供給可能です「ADP2370」は静止電流が少ないことを特徴とする降圧型のスイッチングレギュレータですスイッチング周波数は12MHzまたは6 0 0 k H zですこの ICの出力にはフィルタを追加しスイッチングノイズを低減しましたA D P 2 3 7 0は負荷に対して最大 8 0 0 m Aの出力電流を供給可能ですADP7104またはADP2370を使用しADRF6820の5Vの電源レールに電力を供給します各電源端子にはデカップリングとフィルタリングを適用しています

図 1 0は 3 3 Vの電源を生成するための回路ですこの回路も図9の回路と同じように6Vの電源電圧を基にしていますがLDO段を追加していったん中間電圧を生成しそれを3 3Vに降圧している点が異なります追加したL D O段は損失を低減するためのものです 6 Vの電圧を直接3 3Vに降圧すると最大効率が55にとどまってしまいますこれを避けるためにLDOを追加しているということですこれに対しスイッチングレギュレータのパスにはLDO段を追加する必要はありませんなぜならスイッチングレギュレータではP W M（パルス幅変調）を利用した動作によって損失が最小限に抑えられるからです

3 3 V出力の電源については他の構成も考えられます例えば33Vの電源レールに対しLDOスイッチングレギュレータによって給電するだけでなくVPOS_PLLの電源レールに別のL D Oを使用したりV P O S _ D I Gの電源レールに絶縁型のLDOを適用したりすることも可能です最も影響を受けやすいのはPLL用の電源ですそこで出力ノイズがそれぞれに異なる電源ソリューションを試してみました

1 1

2

3

∙6V∙6V

P5

U9

JP4

U7

1∙6V_TP

RED

R66

R60

10kCcedil

ADP2370

ADP7104

R58402kCcedil

L1

1OtildeH

12Ccedil

L11

E6

120Ccedil

10OtildeH10OtildeH

120Ccedil

VPMX_∙5V

VPRF_∙5VE7

L3

C7510OtildeF

C9010OtildeF

C9222OtildeF

C9422OtildeF

C9622OtildeF C100

01OtildeF

C10322OtildeF

C831OtildeF

C821OtildeF

C8901OtildeF

C7610OtildeF

C2910OtildeF

C741OtildeF

2

1

2

1

2

3

4

1

2

3

4

6

5

7

8

6

5

7

8

PAD

PAD

VIN

PG

GND

EN

VIN

FSEL

EN

SYNC

PGND

EPAD

SW

PG

FB

VOUT

SENSE

GND

NC

図 9 5 Vを生成する電源回路

Analog Dialogue 49-01 3

が必要であり消費電力も多くなりますデータシートには各動作モードにおける消費電力を示した表が記載されています

測定手順と結果

電源レールにノイズが結合すると周波数がCWとIFplusmnCWの不要な成分が生成されますこのノイズ結合を模擬するために各電源端子に対して周波数がC Wの信号を印加しますそして入力したCW信号に対し生成されるミキシング成分の相対振幅を測定しますこの測定値をPSRR（単位はdB）として記録しますPSRRは周波数によって異なるのでCWの値を30kHz～1GHzの範囲で掃引して計測を行います対象とする帯域のPSRRによってフィルタが必要かどうかが決まりますPSRRは以下の式で算出できます

［CWのPSRR〔dB〕］=［入力CW信号の振幅〔dBm〕］- ［IQ出力におけるCWフィードスルーの測定値〔dBm〕］

［IFplusmnCWのPSRR〔dB〕］=［入力CW信号の振幅〔dBm〕］-［IQ出力におけるIFplusmnCWフィードスルーの測定値〔dBm〕］

［IF+CW〔dBm〕］=［IF-CW〔dBm〕］（搬送波付近で変

調されるCWの振幅は等しいため）

測定環境 図4に測定環境の概要を示しますネットワークアナライザ（キーサイトテクノロジー社の「8753D」）に33Vまたは5VのDC電源を印加すると33V5Vのオフセットを持つ掃引用の連続信号（正弦波）が生成されますその信号をRFICの各電源レールに印加しますまた2つの信号発生器によってRFLO入力信号を供給しスペクトラムアナライザによって出力を測定します

測定手順

不要なミキシング成分の振幅はICのPSRRと評価基板上のデカップリングコンデンサのサイズ 位置に依存します図5は0dBの正弦波信号を電源端子に印加した場合に出力される IF+CW信号の振幅を示したものですデカップリングコンデンサを使用していない場合不要な信号の振幅は-70dBc～-80dBcでしたデータシートでは基板上面のICの横に100pFのコンデンサ背面に01μFのコンデンサを使用することを推奨していますグラフを見るとこれらの外部デカップリングコンデンサによる共振の影響が現れています16MHzにおける遷移は01μFのコンデンサと1nHの寄生インダクタンスの共振によるものですまた356MHzにおける遷移は100pFのコンデンサと2つのコンデンサに起因する2nHの寄生インダクタンスの共振によって発生しています同様に500MHzにおける遷移は100pFのコンデンサと1nHの寄生インダクタンスの共振によるものです

CWの周波数〔MHz〕

CW+I

Fの振幅〔

dB〕

ndash60

ndash70

ndash90

ndash80

ndash110

ndash120

ndash100

ndash130001 01 1 10 100 1k

2次高調波

100pFのコンデンサと2nHのインダクタンスによる並列共振（356MHz）

100pFのコンデンサによる共振（500MHz）

01μFのコンデンサによる共振（16MHz）

01μFと100pF

コンデンサなし

RPRSL

100pF

RSLRP

01OtildeF

図 5 デカップリングコンデンサによる 共振が I F plusmn C W信号に及ぼす影響

測定結果

電源レール上の干渉信号（C W）と変調信号（ I F plusmn C W）の振幅をベースバンド出力において測定しましたその際にはテストの対象とする電源レールにノイズを発生させつつ他の電源はクリーンな状態に保ちました図 6に 0 d Bの正弦波信号を電源端子に印加し3 0 k H z～1 G H zの範囲で掃引した場合の I F plusmn C W信号の振幅を示しました一方図7はCW信号からベースバンド出力へのフィードスルーを示したものです

CWの周波数〔MHz〕

IFplusmnC

Wの

PSRR〔

dB〕

20

0

∙20

ndash60

ndash40

ndash100

ndash120

ndash80

ndash140001 01 1 10 100 1k

VPRF

VPMX

VPOS_LO1

VPOS_LO2

VPOS_VCO

VPOS_PLL

VPOS_DIG

図 6 I F plusmn C Wの P S R R

CWの周波数〔MHz〕

CWの

PSRR〔

dB〕

0

∙20

ndash60

ndash40

ndash100

ndash120

ndash80

ndash140001 01 1 10 100 1k

VPRF

VPMX

VPOS_LO1

VPOS_LO2

VPOS_VCO

VPOS_PLL

VPOS_DIG

図 7 C Wの P S R R

Analog Dialogue 49-014

解析

それぞれのグラフは各電源端子の電源感度に関する重要なデータですV P O S _ P L LはP S R Rが最も低く最も影響を受けやすい電源ノードだと言えますこの電源端子はREFINPFDCPを含むPLL回路に電力を供給しますこれらの機能ブロックは影響を受けやすくL O信号の精度と位相性能を左右します各ブロックに結合したノイズは出力に直接伝搬します

同じ理由からVCOの電源も重要なノードであると考えられますグラフからはVPOS_VCOはVPOS_PLLよりもPSRRがかなり高いことがわかりますこれはVCOへの給電が内蔵LDOによって行われるためですこのLDOは外部端子のノイズからVCOを隔離することを可能にするとともにノイズのスペクトル密度を一定に保ちます一方PLLに対する給電には内蔵LDOは使用していませんそのため電源レールの中でVPOS_PLLは最も影響を受けやすくなっていますこのことから潜在的なノイズ結合からVPOS_PLLを隔離することが最適な性能を得るための重要なポイントになります

P L Lのループフィルタは高い周波数のC W信号を減衰させるためVPOS_PLLの感度は低い周波数においては低く 3 0 k H zから 1 G H zへと周波数を掃引するに連れて徐々に高くなります高い周波数では干渉信号（CW）の振幅が減衰しPLLに印加される電力レベルはかなり低くなるためV P O S _ P L Lでは他の電源ドメインよりも高い周波数におけるPSRRが高くなりますなお ループフィルタは20kHzをターゲットとして図8に示すように構成しました

電源レールを最も影響を受けやすいものから受けにくいものへ並べるとV P O S _ P L LV P O S _ L O 2V P O S _VCOVPOS_LO1VPOS_DIGVPMXVPRFの順になります

22Ccedil

22nF

33kCcedil

680pF11kCcedil82pF 330pF

図 8 ループ帯域幅を 2 0 k H zとして 設計した P L Lのループフィルタ

電源の設計 ここまででADRF6820の各モードにおける最大消費電力と各電源ドメインの感度について十分に把握することができましたそこで続いてはスイッチングレギュレータとLDOの両ソリューションを使って電源管理ソリューションを構築しましたADRF6820の電源レール用に6Vの電源から5Vと33Vを生成する回路を設計しています図9の電源回路ではVPMXとVPRF向けに5Vの電圧を生成しますCMOS LDOである「ADP7104」は負荷に対して最大500mAの出力電流を供給可能です「ADP2370」は静止電流が少ないことを特徴とする降圧型のスイッチングレギュレータですスイッチング周波数は12MHzまたは6 0 0 k H zですこの ICの出力にはフィルタを追加しスイッチングノイズを低減しましたA D P 2 3 7 0は負荷に対して最大 8 0 0 m Aの出力電流を供給可能ですADP7104またはADP2370を使用しADRF6820の5Vの電源レールに電力を供給します各電源端子にはデカップリングとフィルタリングを適用しています

図 1 0は 3 3 Vの電源を生成するための回路ですこの回路も図9の回路と同じように6Vの電源電圧を基にしていますがLDO段を追加していったん中間電圧を生成しそれを3 3Vに降圧している点が異なります追加したL D O段は損失を低減するためのものです 6 Vの電圧を直接3 3Vに降圧すると最大効率が55にとどまってしまいますこれを避けるためにLDOを追加しているということですこれに対しスイッチングレギュレータのパスにはLDO段を追加する必要はありませんなぜならスイッチングレギュレータではP W M（パルス幅変調）を利用した動作によって損失が最小限に抑えられるからです

3 3 V出力の電源については他の構成も考えられます例えば33Vの電源レールに対しLDOスイッチングレギュレータによって給電するだけでなくVPOS_PLLの電源レールに別のL D Oを使用したりV P O S _ D I Gの電源レールに絶縁型のLDOを適用したりすることも可能です最も影響を受けやすいのはPLL用の電源ですそこで出力ノイズがそれぞれに異なる電源ソリューションを試してみました

1 1

2

3

∙6V∙6V

P5

U9

JP4

U7

1∙6V_TP

RED

R66

R60

10kCcedil

ADP2370

ADP7104

R58402kCcedil

L1

1OtildeH

12Ccedil

L11

E6

120Ccedil

10OtildeH10OtildeH

120Ccedil

VPMX_∙5V

VPRF_∙5VE7

L3

C7510OtildeF

C9010OtildeF

C9222OtildeF

C9422OtildeF

C9622OtildeF C100

01OtildeF

C10322OtildeF

C831OtildeF

C821OtildeF

C8901OtildeF

C7610OtildeF

C2910OtildeF

C741OtildeF

2

1

2

1

2

3

4

1

2

3

4

6

5

7

8

6

5

7

8

PAD

PAD

VIN

PG

GND

EN

VIN

FSEL

EN

SYNC

PGND

EPAD

SW

PG

FB

VOUT

SENSE

GND

NC

図 9 5 Vを生成する電源回路

Analog Dialogue 49-014

解析

それぞれのグラフは各電源端子の電源感度に関する重要なデータですV P O S _ P L LはP S R Rが最も低く最も影響を受けやすい電源ノードだと言えますこの電源端子はREFINPFDCPを含むPLL回路に電力を供給しますこれらの機能ブロックは影響を受けやすくL O信号の精度と位相性能を左右します各ブロックに結合したノイズは出力に直接伝搬します

同じ理由からVCOの電源も重要なノードであると考えられますグラフからはVPOS_VCOはVPOS_PLLよりもPSRRがかなり高いことがわかりますこれはVCOへの給電が内蔵LDOによって行われるためですこのLDOは外部端子のノイズからVCOを隔離することを可能にするとともにノイズのスペクトル密度を一定に保ちます一方PLLに対する給電には内蔵LDOは使用していませんそのため電源レールの中でVPOS_PLLは最も影響を受けやすくなっていますこのことから潜在的なノイズ結合からVPOS_PLLを隔離することが最適な性能を得るための重要なポイントになります

P L Lのループフィルタは高い周波数のC W信号を減衰させるためVPOS_PLLの感度は低い周波数においては低く 3 0 k H zから 1 G H zへと周波数を掃引するに連れて徐々に高くなります高い周波数では干渉信号（CW）の振幅が減衰しPLLに印加される電力レベルはかなり低くなるためV P O S _ P L Lでは他の電源ドメインよりも高い周波数におけるPSRRが高くなりますなお ループフィルタは20kHzをターゲットとして図8に示すように構成しました

電源レールを最も影響を受けやすいものから受けにくいものへ並べるとV P O S _ P L LV P O S _ L O 2V P O S _VCOVPOS_LO1VPOS_DIGVPMXVPRFの順になります

22Ccedil

22nF

33kCcedil

680pF11kCcedil82pF 330pF

図 8 ループ帯域幅を 2 0 k H zとして 設計した P L Lのループフィルタ

電源の設計 ここまででADRF6820の各モードにおける最大消費電力と各電源ドメインの感度について十分に把握することができましたそこで続いてはスイッチングレギュレータとLDOの両ソリューションを使って電源管理ソリューションを構築しましたADRF6820の電源レール用に6Vの電源から5Vと33Vを生成する回路を設計しています図9の電源回路ではVPMXとVPRF向けに5Vの電圧を生成しますCMOS LDOである「ADP7104」は負荷に対して最大500mAの出力電流を供給可能です「ADP2370」は静止電流が少ないことを特徴とする降圧型のスイッチングレギュレータですスイッチング周波数は12MHzまたは6 0 0 k H zですこの ICの出力にはフィルタを追加しスイッチングノイズを低減しましたA D P 2 3 7 0は負荷に対して最大 8 0 0 m Aの出力電流を供給可能ですADP7104またはADP2370を使用しADRF6820の5Vの電源レールに電力を供給します各電源端子にはデカップリングとフィルタリングを適用しています

図 1 0は 3 3 Vの電源を生成するための回路ですこの回路も図9の回路と同じように6Vの電源電圧を基にしていますがLDO段を追加していったん中間電圧を生成しそれを3 3Vに降圧している点が異なります追加したL D O段は損失を低減するためのものです 6 Vの電圧を直接3 3Vに降圧すると最大効率が55にとどまってしまいますこれを避けるためにLDOを追加しているということですこれに対しスイッチングレギュレータのパスにはLDO段を追加する必要はありませんなぜならスイッチングレギュレータではP W M（パルス幅変調）を利用した動作によって損失が最小限に抑えられるからです

3 3 V出力の電源については他の構成も考えられます例えば33Vの電源レールに対しLDOスイッチングレギュレータによって給電するだけでなくVPOS_PLLの電源レールに別のL D Oを使用したりV P O S _ D I Gの電源レールに絶縁型のLDOを適用したりすることも可能です最も影響を受けやすいのはPLL用の電源ですそこで出力ノイズがそれぞれに異なる電源ソリューションを試してみました

1 1

2

3

∙6V∙6V

P5

U9

JP4

U7

1∙6V_TP

RED

R66

R60

10kCcedil

ADP2370

ADP7104

R58402kCcedil

L1

1OtildeH

12Ccedil

L11

E6

120Ccedil

10OtildeH10OtildeH

120Ccedil

VPMX_∙5V

VPRF_∙5VE7

L3

C7510OtildeF

C9010OtildeF

C9222OtildeF

C9422OtildeF

C9622OtildeF C100

01OtildeF

C10322OtildeF

C831OtildeF

C821OtildeF

C8901OtildeF

C7610OtildeF

C2910OtildeF

C741OtildeF

2

1

2

1

2

3

4

1

2

3

4

6

5

7

8

6

5

7

8

PAD

PAD

VIN

PG

GND

EN

VIN

FSEL

EN

SYNC

PGND

EPAD

SW

PG

FB

VOUT

SENSE

GND

NC

図 9 5 Vを生成する電源回路

Analog Dialogue 49-01 5

以下に示す3つのソリューションです

33V出力のCMOS LDO「ADP151」出力ノイズは 極小の9μVrms

33V出力のCMOS LDOであるADP7104出力ノイ ズはわずか15μVrms 33V出力の降圧レギュレータであるADP2370 ここで知りたいのは必要な位相ノイズ性能を得るためには電源ノイズの最大レベルはどこまで抑えなければならないのかということです果たして最小ノイズかつ最高性能のLDOは不可欠なものなのでしょうか

デジタルノイズが性能に影響を及ぼすかどうかを確かめるためにVPOS_DIGの電源レールに対して3 3Vの低ノイズCMOS LDO「ADP121」を適用してみましたデジタル電源レールはSPIにおけるスイッチングが原因でアナログ電源よりもノイズが大きくなる傾向がありますここで確認すべきことは3 3Vのデジタル電源レールに専用のLDOが必要なのかそれともアナログ電源に直接接続することが可能なのかということですなおADP121を選択したのはコストを抑えられるからです

1∙6V_TP

RED

ADP71045V500mAの低ノイズ

CMOS LDO

ADP710433V500mAの低ノイズCMOS LDO

出力ノイズは15μVrms

C2910OtildeF

C741OtildeF

1

2

3

4

6

5

7

8

PAD

VIN

PG

GND

EN

VOUT

SENSE

GND

NC

C331OtildeF

C661OtildeF

1

2

3

4

6

5

7

8

PAD

VIN

PG

GND

EN

VOUT

SENSE

GND

NC

1

∙6V

P5

U7

U10

U6

U4

U8

JP5

JP3

JP6

2

1

2

3

1

2

C791OtildeF

120Ccedil

120Ccedil

C8501OtildeF

R73

R61

10kCcedil

ADP237033V12MHz600kHz

800mA低静止電流の降圧レギュレータ

R53402kCcedil

L2

1OtildeH

12Ccedil

R22

10kCcedil

L12

68OtildeH68OtildeH

L4

C3210OtildeF

C9110OtildeF

C9322OtildeF

C8422OtildeF

C9522OtildeF C99

01OtildeF

C10222OtildeF

C771OtildeF

1

2

3

4

6

5

7

8

PAD

VIN

FSEL

EN

SYNC

PGND

EPAD

SW

PG

FBC9722OtildeF

C801OtildeF

C811OtildeF

E3

120Ccedil

C10410OtildeF

R590Ccedil

C105100OtildeF

E1

120Ccedil

ADP15133Vの低ノイズCMOS LDO出力ノイズは9μVrms

64

2 5 3

1

PAD

VINEN

VOUT

GNDNCC301OtildeF

C651OtildeF

ADP12133Vの低ノイズ

CMOS LDO

1 13

4 2

INEN

OUT

GNDNC4

C781OtildeF

C981OtildeF

1

2

3 C1061OtildeF

E2DIG_3P3V

E4

E5

LO_3P3V

LO2_3P3V

VCO_3P3V

VCC_∙3P3V

PLL_3P3V

120Ccedil

1

2

3

図 1 0 3 3 Vを生成する電源回路

結論および電源設計における推奨事項

最も影響を受けやすい電源レールであるVPOS_PLLに対しては低コストのLDOであるADP151を使うことで高性能で低ノイズのLDOであるADP7104と同じレベルの位相ノイズ性能を達成することができました（図11）これに対しスイッチングレギュレータであるADP2370を使用すると性能は低下しました（図12）図13に示すようにスイッチングレギュレータを使用すると周波数軸で見た出力にノイズの隆起が現れますVPOS_PLLは総合的な位相ノイズ性能を低下させることなく最大15μVrmsまでのノイズに耐えられますしかしスイッチングレギュレータによってこの端子に給電するのは不適切ですなおより性能が高くノイズの少ないLDOを使用してもより高い効果を得ることはできませんでした

他の電源レールについてはスイッチングレギュ レータまたはL D Oを使用することで図 1 4に示すように良好な位相ノイズ性能を得ることができました5 Vの電源端子であるV M P XとV P R Fは一まとめにして（つまりは外部配線でショートさせて）単一電源で給電することも可能です同様に 3 3 Vの電源端子であるVPOS_LO1VPOS_LO2VPOS_VCOも一まとめにし単一電源で給電することができますVPOS_DIGには専用のLDOは不要であり3 3Vのアナログ電源に接続しても問題ありません

Analog Dialogue 49-016

周波数〔Hz〕

位相ノイズ〔

dBc

Hz〕

∙40

∙60

ndash100

ndash80

ndash140

ndash160

ndash120

ndash180100 1k 10k 100k 1M 10M

ADP151

ADP7104

ADP7104

ADP151

図 1 1 A D P 1 5 1とA D P 7 1 0 4を 使用した場合の総合的な位相ノイズ

周波数〔Hz〕

位相ノイズ〔

dBH

z〕

∙40

∙60

ndash100

ndash80

ndash140

ndash160

ndash120

ndash180100 1k 10k 100k 1M 10M

PLL_3P3にスイッチングレギュレータを適用

PLL_3P3にADP151を適用

スイッチングレギュレータからの1fノイズとリファレンスノイズ

図 1 2 A D P 1 5 1とA D P 2 3 7 0を 使用した場合の総合的な位相ノイズ

ndash60

ndash80

ndash70

ndash100

ndash90

ndash120

ndash110

ndash140

ndash150

ndash130

0

REF ∙56dBm

開始 停止

ATT 0dB

RBW 100HzVBW 300HzSWT 12s

10k

振幅〔

dBm〕

100k

周波数〔Hz〕

図 1 3 A D P 2 3 7 0の出力スペクトル

LOの周波数〔MHz〕

ノイズ指数〔

dB〕

27

23

19

21

25

17

15800 1000 1200 2000 24001400 1600 1800 2200 2600 2800

ケース0

ケース1ケース2ケース3

ケース4

ケース5

ケース6

ケース72つの内蔵LO

外部LO多相

図 1 4 スイッチングレギュレータ L D Oを使用した場合のノイズ性能

図 1 5に示したのは電源電圧が 6 Vの場合に推奨される電源回路ですA D P 7 1 0 4を5 0 V出力3 3 V出力で使用しています電源電圧と必要な供給電圧の値が近いのでこの回路ではLDOのみを使用しています効率は許容範囲内なのでフィルタ用の部品やスイッチングレギュ レータを追加するためのコストは生じません

一方図16に示したのは電源電圧が12Vの場合に推奨される電源回路です2個のスイッチングレギュレータと1個のLDOを使用しています電源電圧は必要な供給電圧よりもかなり高いので効率を高めるためにスイッチングレギュレータを使用しました影響を受けやすいVPOS_PLL以外のすべての電源端子にはスイッチングレギュレータで給電することができますVPOS_PLLに対してはADP7104またはADP151を使用します

関連資料 CN0147参考回路「位相ノイズ低減のためのフラクショナルN PLLと電圧制御発振器（VCO）にローノイズLDOレギュレータを使った電源供給の検討」Analog Devices 2010

Col l ins Ian「In tegra ted PLLs and VCOs [Par t 2]」 Radio-Elec t ronics com Nov 2010

変調器 復調器

リニアレギュレータ

スイッチングレギュレータ

Analog Dialogue 49-017

C831OtildeF

120Ccedil

C8901OtildeF

C811OtildeF

E7

120Ccedil

E6VPMX_∙5V

VPRF_∙5V

1∙6V_TP

RED

RED

REDADP7104 ADP7104

C2910OtildeF

C741OtildeF

1

2

3

4

6

5

7

8

PADU7 U6

P5

VCC_∙5V

VIN

PG

GND

EN

VOUT

SENSE

GND

NC

C331OtildeF

1

2

3

4

6

5

7

8

PAD

VIN

PG

GND

EN

VOUT

SENSE

GND

NC

1

∙6V

2

1

2

R590Ccedil

PLL_3P3V

DIG_3P3V

LO_3P3V

LO2_3P3V

VCO_3P3V

C791OtildeF

E5

120Ccedil

E4

120Ccedil

E2

120Ccedil

C8501OtildeF

C10510OtildeF

VCC_ ∙3P3V

C10410OtildeF

C661OtildeF

C1061OtildeF

E1

120Ccedil

C801OtildeF

C811OtildeF

E1

120Ccedil

R590Ccedil

C105100OtildeF

1

∙12V

P5

U9

U10

U4

R66

R60

10kCcedil

ADP2370 R58402k

L1

1OtildeH

12Ccedil

L11

10OtildeH10OtildeH

31

G

D

S2

C7510OtildeF

C9010OtildeF

C9222OtildeF

C9422OtildeF

C9622OtildeF C100

01OtildeF

C10322OtildeF

C761OtildeF2

1

2

1

2

3

4

6

5

7

8

PAD

VIN

FSEL

EN

SYNC

PGND

EPAD

SW

PG

FBC821OtildeF

E6

120Ccedil

C831OtildeF

E7

120CcedilC8901OtildeF

C791OtildeF

E5

120Ccedil

E4

120Ccedil

E2

120Ccedil

E1

120Ccedil

C8501OtildeF

R66

R61

10kCcedil

ADP2370

ADP151

R53402k

L1

1OtildeH

12Ccedil

R22

10kCcedil

L12

VCC_∙3P3V

REDPLL_3P3V

DIG_3P3V

LO_3P3V

LO2_3P3V

VCO_3P3V

VCC_ ∙5VRED RED

VCC_VPMX

VPMX_∙5V

VPRF_∙5V

68OtildeH68OtildeH

L4

L3

C3210OtildeF

C9110OtildeF

C9322OtildeF

C8422OtildeF

C9522OtildeF C99

01OtildeF

C10222OtildeF

C771OtildeF

1

2

3

4

6

5

7

8

PAD

VIN

FSEL

EN

SYNC

PGND

EPAD

SW

PG

64

2 5 3

1

PAD

VINEN

VOUT

GNDNCFBC9722OtildeF

C301OtildeF

C651OtildeF

C10410OtildeF

C1061OtildeF

C801OtildeF

C811OtildeF

E1

120Ccedil

図 1 5 6 Vの生成に適した電源回路

図 1 6 1 2 Vの生成に適した電源回路

著者

Qui Luu（qui luuanalog com）は2000年6月からADIでRFアプリケーションエンジニアを務めています2000年に米マサチューセッツ州ウースターのウースター工科大学で電気工学理学士2005年にマサチューセッツ州ボストンのノースイースタン大学で電気工学修士の学位を取得しています

Qui Luu

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Analog Dialogue 48-10