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1Arquitetura e Organização de Computadores

Prof. Otávio [email protected]

Prof. Mário Luiz [email protected]

Introdução VHDLParte 4 - Testbench


library IEEE;use IEEE.std_logic_1164.all;

entity portae is port( a: in STD_LOGIC; b: in STD_LOGIC; s: out STD_LOGIC);end portae;

architecture portae_arch of portae isbegin

s <= a and b;end portae_arch;



entity portaou is port ( a: in STD_LOGIC; b: in STD_LOGIC; s: out STD_LOGIC );end portaou;

architecture portaou_arch of portaou isbegin

s <= a or b;end portaou_arch;



entity inversor is port ( a: in STD_LOGIC; s: out STD_LOGIC );end inversor;

architecture inversor_arch of inversor isbegin

s <= not a;end inversor_arch;


library IEEE;use IEEE.STD_LOGIC_1164.all;use IEEE.STD_LOGIC_arith.all;

entity somador4bits isport (

dadoA : in unsigned (3 downto 0);dadoB : in unsigned (3 downto 0);result: out unsigned (4 downto 0)

);

end somador4bits;

architecture arch_soma of somador4bits isbegin

result(4 downto 0) <= ('0' & dadoA(3 downto 0)) + ('0' & dadoB(3 downto 0));

end arch_soma ;



entity mux21_conc is port ( a: in bit; b: in bit; s: in bit; z: out bit );end mux21_conc ;

architecture mux21_arch of mux21_conc issignal aok, bok, ns : bit;

beginaok <= a and s;bok <= b and ns;ns <= not(s);z <= aok or bok;

end mux21_arch;



entity mux21_estrut is port ( a: in STD_LOGIC; b: in STD_LOGIC; sel: in STD_LOGIC; saida: out STD_LOGIC );end mux21_estrut;

architecture mux21_arch of mux21_estrut issignal aok,bok,ns : STD_LOGIC;component portae port(a, b : in STD_LOGIC; s : out STD_LOGIC);end component;component portaou port(a,b : in STD_LOGIC; s : out STD_LOGIC);end component;component inversor port(a : in STD_LOGIC; s : out STD_LOGIC);end component;

begin u1: portae port map (a,sel,aok); u2: inversor port map(sel,ns); u3: portae port map (ns,b,bok); u4: portaou port map (aok,bok,saida);end mux21_arch;


Descrição de Circuitos com VHDL Testbench


Teste de código VHDL

O código VHDL permite utilizar vários comandos e construções, porém nem todos estes comando ou construções são suportadas pelas ferramentas de síntese.

Por exemplo, software Quartus da ALTERA é uma ferramenta utilizada para sintetizar o código VHDL e programar dispositivos PLD’s e FPGA’s, mas não suporta algumas opções de utilização dos comandos WAIT e AFTER.



Comando WAIT

O comando Wait possui várias opções de utilização como: wait until, wait on e wait for. As duas primeiras necessitam de uma lista de sensibilidade assim como um processo.

WAIT ON lista de sensibilidade;

WAIT UNTIL expressão booleana;

WAIT ON lista de sensibilidade UNTIL condição booleana;

Não suportadas por algumas ferramentas de síntese.



Onde é utilizada esta construção?

Softwares como Modelsim são programas que testam códigos VHDL sem se preocupar se o código é sintetizável ou não. Portanto todos os comandos utilizados na descrição do código VHDL são aceitos por este software.


Testbench

Testbench: recurso em VHDL que permite que um circuito sob teste (Unit Under Test – UUT) seja submetido a sinais de estímulo e tenha a sua funcionalidade verificada.


Testbench

• Um projeto fica incompleto se não for verificado. Uma das formas de se testar a descrição VHDL é pelo uso de testbench.

• Testbench é um ambiente onde o projeto, chamado de design ou Unit Under Test (UUT) é verificada através da aplicação de sinais ou estímulos, e da monitoração de suas respostas.

• Em outras palavras, um testbench substitui o ambiente de projeto, de forma que o comportamento do projeto possa ser observado e analisado.


Testbench

Uma forma de testar o projeto:

– Na sua forma mais simples, contém um processo gerador

de teste e uma instância do projeto

– O testbench não contém portas de entrada/saída, é um

sistema “fechado”


Consiste de:

Uma chamada do componente sob teste (UUT – Unit Under Test) ;

Geradores de estímulos;Os estímulos são um conjunto de sinais declarados internamente na

arquitetura do testbench e passada aos ports da UUT por sua chamada. Os estímulos são definidos como formas de onda em um ou mais processos comportamentais.

Ferramentas para monitoramento das respostas do circuito aos estímulos aplicados.

A

B

Y

Z

Unidade sob Teste Y

Z

A

B

Gerador de Estimulos

TESTBENCH


TestbenchOs comandos que descrevem os estímulos não são sintetizáveis.

Ex:


Formato de um Testbench

• O test bench é como outra especificação VHDL. Consiste de uma entity e de uma architecture.

• Uma importante diferença é que a entity de uma descrição de testbench não tem ports. Isto se deve ao fato que a descrição testbench não representa circuito real que precisa se comunicar com o ambiente e, portanto não tem entradas ou saídas.

• Todos os valores para os ports de entrada da UUT são especificados no testbench como estímulo.



• As saídas são observadas pelo simulador e podem ser armazenadas em um arquivo. O arquivo a ser testado não precisa de modificações ou comandos adicionais. Assim, qualquer especificação VHDL pode ser testada.

• A UUT deve ser chamada na arquitetura da test bench. Isto pode ser feito da mesma forma que qualquer especificação estrutural, através de componente. Aos ports da UUT devem ser atribuídos os estímulos.



• Como os processos e a chamada de componentes são concorrentes, não faz diferença se a UUT ou o estímulo for definido primeiro.

• A parte principal de um testbench é o conjunto de estímulos. Como o testbench não se comunica com o ambiente por sinais, todos os estímulos devem ser declarados como sinais no cabeçalho da architecture do testbench.

• Os estímulos podem ser especificados tanto como declarações concorrentes (mudanças nos sinais especificados como formas de onda), ou como processo que contenha declarações de sinais separados por comandos wait e for, introduzindo atrasos entre declarações subseqüentes.


Formato de um Testbench – Uso de Constantes


Exemplo de teste para um flip-flop D utilizando constantesObjetivo: Descrição de sinais que podem ser adaptados para simulações

em várias freqüências, alterando apenas o valor de uma constante – Periodo de clock alterado para 500 ns - 4.



Testbench

• Ao final de uma verificação tem-se o resultado da simulação e/ou uma listagem de resultados na forma de relatório.

• Isto é obtido de várias formas; usando aplicativos dos simuladores, como nos exemplos anteriores(listagem das variações dos sinais ao longo do tempo ou telas gráficas),

• Ou usando o comando report que apresenta na tela do software de simulação ou em um arquivo os resultados de toda a simulação.

• Esta ultima forma é fácil de usar, e é empregada para mostrar uma mensagem quando há erros.

•Se esta opção é usada e não há mensagem durante a simulação, então se presume que o UUT tenha funcionado como esperado.


Testbench

• Em conjunto com o comando report utiliza-se a declaração assert que verifica uma condição Booleana, que define uma mensagem a ser apresentada quando a condição é falsa

• O comando assert é por natureza seqüencial e portando usado em um processo.

• Deve-se usar o par assert-report para cada novo valor esperado do UUT e deve haver uma respectiva condição no conjunto.


Testbench

• É esperado na mensagem que seja especificado no que ocorreu, quando ocorreu e os valores das entradas.

• Lembre-se que os novos valores só são atribuídos quando o processo é suspenso. Não se deve esperar valores nas saídas imediatamente após a sua atribuição.

• O comando report consiste da declaração assert que verifica uma condição Booleana, da declaração report que define uma mensagem a ser apresentada quando a condição é falsa, e da declaração severity que informa ao simulador quão severa foi a condição de erro encontrada, variando desde um alerta até uma falha geral no sistema.


Testbench

Esta ultima forma é fácil de usar, e é empregada para mostrar uma mensagem quando há erros. Se esta opção é usada e não há mensagem durante a simulação, então se presume que a UUT tenha funcionado como esperado.


Modelsim - Altera


Quartus - ModelsimInstruções para rodar inserindo Formas de

Onda a partir do software Quartus


Após feito a descrição no Quartus e salvado corretamente, abra o programa

Modelsim – Altera.


Na barra de ferramentas clique em COMPILE e Na barra de ferramentas clique em COMPILE e em seguida em COMPILE OPTIONSem seguida em COMPILE OPTIONS

Nesta janela você vai configurar como

deseja que o Modelsim compile

sua descrição.


Depois de configurado a simulação clique novamente Depois de configurado a simulação clique novamente em COMPILE e em seguida em COMPILE... em COMPILE e em seguida em COMPILE...

Nesta janela você vai selecionar a

descrição que deseja simular. No campo

EXAMINAR selecione a pasta e escolha o

arquivo (.vhdl) e clique em COMPILE.


Observe que na janela Observe que na janela TRANSCRIPTRANSCRIP vai vai aparecer mensagens mostrando que a entidade aparecer mensagens mostrando que a entidade e a arquitetura foi carregada e compilada.e a arquitetura foi carregada e compilada.

Ex.:Ex.:

# -- Loading package standard# -- Loading package standard

# -- Compiling entity wait_a# -- Compiling entity wait_a

# -- Compiling architecture teste of wait_a# -- Compiling architecture teste of wait_a

Após isso clique em DONE.Após isso clique em DONE.


Na janela Na janela WORKSPACEWORKSPACE clique em WORK. clique em WORK.

Veja que o arquivo está foi compilado para a pasta WORK do Veja que o arquivo está foi compilado para a pasta WORK do modelsim.modelsim.

Clicando no sinal + ao lado da entidade a que irá ser submetida a simulação verá que dentro da

entidade wait_a existe uma arquitetura chamada teste onde está estruturado nosso código.

Dê duplo clique sobre a entidade wait_a.


Veja que na janela WORKSPACE foi listado

os processos que existem na entidade e

na janela OBJECTS foi listada as entradas e saídas da entidade

wait_a.


Na barra de ferramentas no menu View habilite a janela Wave para fazermos a simulação por forma de onda.


Selecione e arraste as entradas e saídas da janela OBJECTS para a janela WAVE.


Na barra de ferramentas no menu Simulate escolha a opção Runtime Options...

Aqui você pode definir como quer que os sinais sejam exibidos, tempo padrão de simulação, número de iterações...


Na barra de ferramentas no menu Simulate e submenu Run existem seis opções de simulação.

Simula até 1us (tempo definido em Runtime Opitions)

Simula até completar as 5000 iterações (definido em

Runtime Opitions)


Para alterar a forma de visualizar o sinal, clique com o botão direito do mouse sobre o sinal, selecione propriedades.

Em Radix selecione como deseja ver o sinal.

Altere as saídas xa e xb para unsigned.


Este software simula o código VHDL sem se Este software simula o código VHDL sem se importar se ele é sintetizavel ou não. Então é feito importar se ele é sintetizavel ou não. Então é feito no Quartus uma descrição para testar outra no Quartus uma descrição para testar outra descrição. descrição.

Como assim?Como assim?

As vezes é muito demorado ficar gerando formas de As vezes é muito demorado ficar gerando formas de onda para testar uma descrição, ou então um onda para testar uma descrição, ou então um mesmo conjunto de forma de onda é utilizado para mesmo conjunto de forma de onda é utilizado para testar algumas variações da descrição que possui testar algumas variações da descrição que possui as mesmas entradas e saídas. Então para isso é as mesmas entradas e saídas. Então para isso é utilizado uma descrição para fazer o teste de outra utilizado uma descrição para fazer o teste de outra descrição.descrição.


Quartus - ModelsimInstruções para rodar um TestBench

a partir do software Quartus



entity ffdr is port ( d: in STD_LOGIC; clk: in STD_LOGIC; rst: in STD_LOGIC; saida: out STD_LOGIC );end ffdr;

architecture ffdr_arch of ffdr issignal q : STD_LOGIC;

begin ffdr: process (d,clk,rst) begin if rst='1' then

q <= '0'; elsif rising_edge(clk) then

q <= d; end if; end process ffdr; saida <= q; end ffdr_arch;


Ferramenta Altera QuartusCriando um projeto novo



1

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Ferramenta Altera QuartusCriando um projeto novo – Carregando um arquivo existente


Ferramenta Altera QuartusCriando um projeto novo - Escolha da família (Cyclone II)

e do modelo (EP2C20F484C7) da FPGA

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3


Ferramenta Altera QuartusProjeto novo criado com sucesso


Test bench

Verificar o arquivo fornecido Test bench.OBS: Não adicionar o arquivo ao projeto. O software QUARTUS não sintetiza as descrições deste arquivo. Será utilizado o software MODELSIM (Mentor Graphics) para simulação e analise.


LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;

ENTITY vetor_teste ISEND vetor_teste;

ARCHITECTURE sinais OF vetor_teste IS

SIGNAL dado : STD_LOGIC;SIGNAL clk : STD_LOGIC;SIGNAL rst : STD_LOGIC;SIGNAL sinal_saida : STD_LOGIC;

COMPONENT ffdrport (

d: in STD_LOGIC;clk: in STD_LOGIC;rst: in STD_LOGIC;saida: out STD_LOGIC);

END COMPONENT;(...)


BEGINUUT: ffdr PORT MAP( d => dado,

clk => clk, rst => rst, saida => sinal_saida);

signal_clk: PROCESSBEGIN

clk<= '0'; WAIT FOR 50 ns;clk<= '1'; WAIT FOR 50 ns;

END PROCESS;

signal_rst: PROCESSBEGIN

rst<= '1'; WAIT FOR 100 ns;rst<= '0'; WAIT FOR 10000 ns;

END PROCESS;

signal_dado: PROCESSBEGIN

dado<= '0'; WAIT FOR 200 ns;dado<= '1'; WAIT FOR 200 ns;

END PROCESS;END sinais;


Ir no menu Assignments / Settings e editar o campo Simulation, clicando sobre o botão TestBenches e em seguida clicar em New.


Preencher os campos Test bench Name, Top level module in test bench, e o nome da instância criada no arquivo de test bench, a seguir, selecionar o arquivo de testbench e clicar em add.


No Menu Tools / Run Simulation Tool / RTL Simulation, e a seguir o ModelSim irá abrir e executar a simulação.

Inicio da simulação

Simulação Funcional

Simulação considerando atrasos das células e roteamento


Abaixo são mostrados os resultados obtidos por este test bench apresentados no ModelSim.


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