Note: Within nine months of the publication of the mention of the grant of the European patent in the European PatentBulletin, any person may give notice to the European Patent Office of opposition to that patent, in accordance with theImplementing Regulations. Notice of opposition shall not be deemed to have been filed until the opposition fee has beenpaid. (Art. 99(1) European Patent Convention).

Printed by Jouve, 75001 PARIS (FR)

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(12) EUROPEAN PATENT SPECIFICATION

(45) Date of publication and mention of the grant of the patent: 02.07.2014 Bulletin 2014/27

(21) Application number: 00401276.1

(22) Date of filing: 10.05.2000

(51) Int Cl.:H01L 29/78 (2006.01) H01L 29/423 (2006.01)

H01L 29/10 (2006.01) H01L 29/08 (2006.01)

H01L 29/06 (2006.01) H01L 21/336 (2006.01)

(54) MOS-gated power device and process for forming the same

MOS-gesteuerte Leistungsanordnung und Verfahren zu deren Herstellung

Dispositif de puissance à commande de type MOS et sa méthode de fabrication

(84) Designated Contracting States: DE FR GB IT SE

(30) Priority: 19.05.1999 US 314323

(43) Date of publication of application: 22.11.2000 Bulletin 2000/47

(73) Proprietor: Fairchild Semiconductor CorporationSouth Portland, ME 04106 (US)

(72) Inventor: Kocon, ChristopherPlains, PA 18705 (US)

(74) Representative: Schmidt, Steffen J.Wuesthoff & Wuesthoff Patent- und Rechtsanwälte Schweigerstrasse 281541 München (DE)

(56) References cited: WO-A-00/05767 WO-A-02/37569DE-A- 19 736 981

• BULUCEA C ET AL: "TRENCH DMOS TRANSISTOR TECHNOLOGY FOR HIGH-CURRENT (100 A RANGE) SWITCHING" SOLID STATE ELECTRONICS, vol. 34, no. 5, May 1991 (1991-05), pages 493-507, XP000201893 ELSEVIER SCIENCE PUBLISHERS, BARKING, GB ISSN: 0038-1101

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Description

[0001] The present invention relates to semiconductordevices and, in particular, to a trench MOS-gated powerdevice having a doped zone separated laterally from adrain zone by a trench.[0002] A MOS transistor having a trench gate structureoffers important advantages over a planar transistor forhigh current, low voltage switching applications. TheDMOS trench gate includes a trench extending from thesource to the drain and having sidewalls and a floor thatare each lined with a layer of thermally grown silicon di-oxide. The lined trench is filled with doped polysilicon.The structure of the trench gate allows less constrictedcurrent flow and, consequently, provides lower values ofspecific on-resistance. Furthermore, the trench gatemakes possible a decreased cell pitch in an MOS channelextending along the vertical sidewalls of the trench fromthe bottom of the source across the body of the transistorto the drain below. Channel density is increased, whichreduces the contribution of the channel to on-resistance.The structure and performance of trench DMOS transis-tors are discussed in Bulucea and Rossen, "TrenchDMOS Transistor Technology for High-Current (100 ARange) Switching," in Solid-State Electronics, 1991, Vol.34, No. 5, pp 493-507. In addition to their utility in DMOSdevices, trench gates are also advantageously employedin insulated gate bipolar transistors (IGBTs), MOS-con-trolled thyristors (MCTs), and other MOS-gated devices.[0003] FIG. 1 schematically depicts the cross-sectionof a trench-gated N-type MOSFET device 100 of the priorart formed on an upper layer 101a of an N+ substrate101. Device 100 includes a trench 102 whose sidewalls104 and floor 103 are lined with a gate dielectric such assilicon dioxide. Trench 102 is filled with a conductive ma-terial 105 such as doped polysilicon, which serves as anelectrode for gate region 106.[0004] Upper layer 101a of substrate 101 further in-cludes P-well regions 107 overlying an N-drain zone 108.Disposed within P-well regions 107 at an upper surface109 of upper layer 101a are heavily doped P+body re-gions 110 and heavily doped N+ source regions 111. Aminterlevel dielectric layer 112 is formed over gate region106 and source regions 111. Contact openings 113 en-able metal layer 114 to contact body regions 110 andsource regions 111. The rear side 115 of N+ substrate101 serves as a drain.[0005] Although FIG.1 shows only one MOSFET, a de-vice currently employed in the industry consists of anarray of them arranged in various cellular or stripe lay-outs.[0006] German patent application DE 197 36 981 A1describes a vertical transistor made up of multiple cellsin which an insulator under the gate extends to the sub-strate with opposite conductivity type drift regions on ei-ther side of the insulator.[0007] As a result of recent semiconductor manufac-turing improvements enabling increased densities of

trench gated devices, the major loss in a device when ina conduction mode occurs in its lower zone, i.e., in-creased drain resistivity. Because the level of drain dop-ing is typically determined by the required voltage block-ing capability, increased drain doping for reducing resis-tivity is not an option. Thus, there is a need for reducingthe resistivity of the drain region in a semiconductor de-vice without also reducing its blocking capability. Thepresent invention meets this need. A trench MOS-gateddevice in accordance with the present invention is setout in claim 1.[0008] A process for forming a trench MOS-gated de-vice in accordance with the present invention is moreoverdefined in independent claim 6.[0009] Specific embodiments are disclosed in the de-pendent claims.[0010] The invention will also be discussed, by way ofexample, with reference to the accompanying drawingsin which:

FIG. 1 schematically depicts a cross-section of atrenchMOS-gated device 100 of the prior art.FIG. 2 is a schematic cross-sectional representationof a trench MOS-gated device 200 of the presentinvention,FIGS. 2A-D schematically depict a process for form-ing device 200 of the present invention.

[0011] In FIG. 2 is schematically depicted the cross-section of an MOS-gated power device 200 of the presentinvention. In an upper layer 201a of a substrate 201 isconstructed a trench 202 that is partially filled with die-lectric material 203. The upper portion 202a of trench202 is lined with dielectric sidewalls 204 and filled withconductive material 205. Dielectric material 203 and side-walls 204 can consist of silicon dioxide, and conductivematerial 205 can be doped polysilicon. Conductive ma-terial 205 insulated by dielectric material 203 and side-walls 204 serves as an electrode for a gate region 206in the upper portion of trench 202.[0012] On one side of trench 202 is a P-well region 207overlying an N-drain zone 208. Disposed within P-wellregion 207 at upper surface 209 is a heavily doped P+body region 210 and a heavily doped N+ source region211. On the other side of trench 202 is a doped P-zone212. Trench 202 laterally separates doped P-zone 212from drain zone 208, which are of opposite conductiontypes. Drain zone 208 extends beneath trench 202 anddoped P-zone 212. An interlevel dielectric layer 213 isformed over gate region 206, source region 211, anddoped P-zone 212. Contact openings 214 enable metallayer 215 to contact body and source regions 210 and211, respectively. A heavily doped N+ drain region is dis-posed at the rear side 216 of substrate 201.[0013] Doped P-zone 212 serves to deplete chargewhen blocking voltage is applied, allowing a much higherconductivity material to be used for drain constructionand thereby reducing the on-resistance of the device and

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improving its efficiency. Dielectric material 203 in lowertrench portion 202b, which can beneficially be narrowerthan upper trench portion 202a, prevents lateral diffusionof dopants from doped P-zone 212 into N-drain zone 208.Doped P-zone 212, which is thus self-aligned with gateregion 206, is shorted to source region 211 by metal layer215. Self-alignment allows the use of structure 200 formaking high density devices with blocking voltage capa-bilities well below 100 V. Since dielectric material 203serves only as a barrier to dopant diffusion, its quality isnot important to the performance of device 200, whichwould still function even if zones 208 and 212 were elec-trically shorted through dielectric material 203. However,drain zone 208 is substantially insulated laterally fromdoped P-zone 212 by the thick dielectric layer formed inthe bottom of trench 202 by dielectric material 203. Whendevice 200 is in the blocking state, zones 208 and 212will contribute charges with opposite signs, but the in-duced fields in both zones will cancel out. This allows theuse of much higher doping for doped P-zone 212 andparticularly for N-drain zone 208. Current flowing throughdrain zone 208 thereby undergoes a much lower resist-ance drop, which in turn reduces the device overall on-resistance and improves its efficiency.[0014] The described conduction types can be re-versed, N for P and P for N. The described device is apower MOSFET.[0015] A process for making MOS-gated device 200 isschematically depicted in FIGS. 2A-D. As shown in FIG.2A, trench 202 is etched into upper layer 201a of sub-strate 201 and filled with dielectric material 203a, prefer-ably oxide. A planarization etch step can be used toplanarize dielectric material 203a with upper surface 209of upper layer 201a. A P-dopant is selectively implanted,using standard photolithography techniques, on one sideof trench 202. High temperature diffusion drives the do-pant deep into layer 201a, thereby forming doped P-zone212, as depicted in FIG. 2B.[0016] Dielectric layer 203a is recessed below uppersurface 209 to a selected depth using dry etching tech-niques, leaving thick oxide layer 203 in the bottom portionof trench 202. Oxide dielectric sidewalls 204 are formedin the upper portion of trench 202, which is then filled withconductive polysilicon 205, as shown in FIG. 2C. P-wellregion 207 is implanted into upper layer 201a on the sideof trench 202 opposite that of doped P-zone 212, and P+body region 210 and N+ source region 211 are implantedinto well region 207. Deposition of interlevel dielectriclayer 213 and metal layer 215 and formation of contactopenings 214 completes the fabrication of device 200,as depicted in FIG. 2D.

Claims

1. A trench MOS-gated device (200) comprising a sub-strate (201) including an upper layer (201a), saidsubstrate comprising doped monocrystalline semi-

conductor material of a first conduction type, a trench(202) in said upper layer, said trench having a bottomportion (202b) filled with a dielectric material (203),said material forming a thick dielectric layer in saidbottom of said trench, said trench further having anupper portion (202a) lined with sidewalls (204) con-sisting of a dielectric material and filled with a con-ductive material (205), said filled upper portion ofsaid trench forming a gate region (206), wherein adoped zone (212) of a second conduction type op-posite said first conduction type extends from an up-per surface (209) into said upper layer on one sideof said trench, a drain zone (208) of said first con-duction type in said upper layer on a further side ofsaid trench opposite said doped zone extends be-neath said trench and said doped zone, said drainzone being substantially insulated laterally from saiddoped zone by said thick dielectric layer in said bot-tom portion of said trench, a doped well region (207)of said second conduction type overlies said drainzone in said upper layer on said further side of saidtrench, a heavily doped source region (211) of saidfirst conduction type and a heavily doped body region(210) of said second conduction type are disposedin said well region at said upper surface, an interleveldielectric layer (213) on said upper surface overliessaid gate and source regions, a metal layer (215)overlies said upper surface and said interlevel die-lectric layer, said metal layer being in electrical con-tact with said source and body regions and saiddoped zone, and a heavily doped drain region (216)of said first conduction type is disposed at a lowersurface of said substrate and extends beneath saiddrain zone.

2. A device as claimed in claim 1, wherein said dopedzone extends downwardly in said upper layer to adepth substantially equal to the depth of the bottomof said trench, and said lower portion of said trenchis narrower than said upper portion.

3. A device as claimed in claim 2, wherein said upperlayer is an epitaxial layer, said substrate comprisesmonocrystalline silicon, said dielectric material com-prises silicon dioxide, and said conductive materialin said trench comprises doped polysilicon.

4. A device as claimed in claim 1, wherein said firstconduction type is N and said second conductiontype is P.

5. A device as claimed in claim 1, wherein said devicecomprises a plurality of trenches, said plurality oftrenches have an open-cell stripe topology, or saidplurality of trenches have a closed-cell cellular topol-ogy.

6. A process for forming a trench MOS-gated device

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(200), said process comprising forming a trench(202) in an upper layer (201a) of a substrate (201),said substrate comprising doped monocrystallinesemiconductor material of a first conduction type,filling said trench with a dielectric material (203), se-lectively implanting and diffusing a dopant of a sec-ond conduction type opposite said first conductiontype into said upper layer on one side of said trench,thereby forming a doped zone (212) of said secondconduction type extending from an upper surface(209) into said upper layer, removing a selected por-tion of said dielectric material from an upper portion(202a) of said trench, leaving a thick dielectric layerin a bottom portion (202b) of said trench, formingsidewalls (204) consisting of a dielectric material onthe upper portion of said trench and filling said upperportion with a conductive material (205), therebyforming a gate region (206) in said upper portion ofsaid trench, forming a doped well region (207) of saidsecond conduction type in said upper layer on a fur-ther side of said trench opposite said doped zone,forming a heavily doped source region (211) of saidfirst conduction type and a heavily doped body region(210) of said second conduction type in said wellregion at said upper surface, forming an interleveldielectric layer (213) on said upper surface overlyingsaid gate and source regions, forming a metal layer(215) overlying said upper surface and said interleveldielectric layer, said metal layer being in electricalcontact with said source and body regions and saiddoped zone, forming a drain zone (208) of said firstconduction type in said upper layer on said furtherside of said trench, said drain zone extending be-neath said well region, said trench and said dopedzone and being substantially insulated laterally fromsaid doped zone by said thick dielectric layer in saidbottom portion of said trench, and forming a heavilydoped drain region (216) of said first conduction typeat a lower surface of said substrate, said heavilydoped drain region extending beneath said drainzone.

7. A process as claimed in claim 6, wherein said upperlayer is an epitaxial layer, said substrate comprisesmonocrystalline silicon, said dielectric material com-prises silicon dioxide, and said conductive materialin said trench comprises doped polysilicon.

8. A process as claimed in any one of claims 6 and 7,wherein said first conduction type is N and said sec-ond conduction type is P, and the process comprisesforming a plurality of extended trenches in said sub-strate.

9. A process as claimed in claim 8, wherein said plu-rality of trenches have an open-cell stripe technolo-gy, or said plurality of trenches have a closed-cellcellular topology.

Patentansprüche

1. Graben-MOS-Gate-Vorrichtung (200), umfassend:ein Substrat (201), das eine obere Schicht (201a)aufweist, wobei das Substrat ein dotiertes monokris-tallines Halbleitermaterial eines ersten Leitungstypsumfasst, einen Graben (202) in der oberen Schicht,wobei der Graben einen mit einem dielektrischenMaterial (203) gefüllten Bodenbereich (202b) be-sitzt, wobei das Material eine dicke dielektrischeSchicht im Boden des Grabens ausbildet, wobei derGraben weiterhin einen oberen Bereich (202a) be-sitzt, der mit Seitenwänden (204) ausgekleidet ist,die aus einem dielektrischen Material bestehen, undmit einem leitfähigen Material (205) gefüllt ist, wobeider gefüllte obere Bereich des Grabens eine Gate-Region (206) bildet, wobei sich eine dotierte Zone(212) eines zum ersten Leitungstyp gegensätzlichenzweiten Leitungstyps auf einer Seite des Grabensvon einer oberen Oberfläche (209) in die obereSchicht erstreckt, sich eine Drain-Zone (208) desersten Leitungstyps in der oberen Schicht auf einerweiteren Seite des Grabens gegenüber der dotiertenZone unter den Graben und die dotierte Zone er-streckt, wobei die Drain-Zone seitlich durch die dickedielektrische Schicht im Bodenbereich des Grabensvon der dotierten Zone im Wesentlichen isoliert ist,eine dotierte Wannenregion (207) des zweiten Lei-tungstyps die Drain-Zone in der oberen Schicht aufder weiteren Seite des Grabens überlagert, einestark dotierte Source-Region (211) des ersten Lei-tungstyps und eine stark dotierte Body-Region (210)des zweiten Leitungstyps in der Wannenregion ander oberen Oberfläche angeordnet sind, eine dielek-trische Zwischenebenenschicht (213) an der oberenOberfläche die Gate- und die Source-Region über-lagert, eine metallische Schicht (215) die obereOberfläche und die dielektrische Zwischenebenen-schicht überlagert, wobei die metallische Schicht inelektrischem Kontakt mit der Source- und der Body-Region und der dotierten Zone steht, und eine starkdotierte Drain-Region (216) des ersten Leitungstypsan einer unteren Oberfläche des Substrats angeord-net ist und sich unterhalb der Drain-Zone erstreckt.

2. Vorrichtung nach Anspruch 1,wobei sich die dotierte Zone in der oberen Schichtnach unten bis zu einer Tiefe erstreckt, die im We-sentlichen der Tiefe des Bodens des Grabens gleichist, und der untere Bereich des Grabens schmälerist als der obere Bereich.

3. Vorrichtung nach Anspruch 2,wobei es sich bei der oberen Schicht um eine Epi-taxieschicht handelt, das Substrat monokristallinesSilicium umfasst, das nichtleitende Material Silicium-dioxid umfasst und das leitfähige Material im Grabendotiertes Polysilicium umfasst.

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4. Vorrichtung nach Anspruch 1,wobei es sich bei dem ersten Leitungstyp um N undbei dem zweiten Leitungstyp um P handelt.

5. Vorrichtung nach Anspruch 1,wobei die Vorrichtung eine Vielzahl von Gräben um-fasst, die Vielzahl von Gräben eine offenzellige Strei-fentopologie besitzt oder die Vielzahl von Gräbeneine geschlossenzellige Zellentopologie besitzt.

6. Verfahren zum Ausbilden einer Graben-MOS-Gate-Vorrichtung (200), wobei das Verfahren umfasst:Ausbilden eines Grabens (202) in einer oberenSchicht (201a) eines Substrates (201), wobei dasSubstrat ein dotiertes monokristallines Halbleiter-material eines ersten Leitungstyps umfasst, Füllendes Grabens mit einem dielektrischen Material(203), selektives Implantieren und Diffundieren las-sen eines Dotiermittels eines zum ersten Lei-tungstyp gegensätzlichen zweiten Leitungstyps indie obere Schicht auf einer Seite des Grabens, wo-durch eine dotierte Zone (212) des zweiten Lei-tungstyps ausgebildet wird, die sich von einer oberenOberfläche (209) in die obere Schicht erstreckt, Ent-fernen eines ausgewählten Bereichs des dielektri-schen Materials von einem oberen Bereich (202a)des Grabens, Belassen einer dicken dielektrischenSchicht in einem Bodenbereich (202b) des Grabens,Ausbilden von aus einem dielektrischen Material be-stehenden Seitenwänden (204) am oberen Bereichdes Grabens und Füllen des oberen Bereichs miteinem leitfähigen Material (205), wodurch eine Gate-Region (206) im oberen Bereich des Grabens aus-gebildet wird, Ausbilden einer dotierten Wannenre-gion (207) des zweiten Leitungstyps in der oberenSchicht auf einer weiteren Seite des Grabens ge-genüber der dotierten Zone, Ausbilden einer starkdotierten Source-Region (211) des ersten Lei-tungstyps und einer stark dotierten Body-Region(210) des zweiten Leitungstyps in der Wannenregionan der oberen Oberfläche, Ausbilden einer dielekt-rischen Zwischenebenenschicht (213) an der obe-ren Oberfläche, welche die Gate- und die Source-Region überlagert, Ausbilden einer metallischenSchicht (215), welche die obere Oberfläche und diedielektrische Zwischenebenenschicht überlagert,wobei die metallische Schicht in elektrischem Kon-takt mit der Source- und der Body-Region und derdotierten Zone steht, Ausbilden einer Drain-Zone(208) des ersten Leitungstyps in der oberen Schichtauf der weiteren Seite des Grabens, wobei sich dieDrain-Zone unter die Wannenregion, den Grabenund die dotierte Zone erstreckt und seitlich durch diedicke dielektrische Schicht im Bodenbereich desGrabens von der dotierten Zone im Wesentlichenisoliert ist, und Ausbilden einer stark dotierten Drain-Region (216) des ersten Leitungstyps an einer un-teren Oberfläche des Substrats, wobei sich die stark

dotierte Drain-Region unter die Drain-Zone er-streckt.

7. Verfahren nach Anspruch 6,wobei es sich bei der oberen Schicht um eine Epi-taxieschicht handelt, das Substrat monokristallinesSilicium umfasst, das nichtleitende Material Silicium-dioxid umfasst, und das leitfähige Material im Gra-ben dotiertes Polysilicium umfasst.

8. Verfahren nach einem der Ansprüche 6 und 7,wobei es sich bei dem ersten Leitungstyp um N unddem zweiten Leitungstyp um P handelt, und das Ver-fahren das Ausbilden einer Vielzahl ausgedehnterGräben im Substrat umfasst.

9. Verfahren nach Anspruch 8,wobei die Vielzahl von Gräben eine offenzelligeStreifentechnologie besitzt oder die Vielzahl vonGräben eine geschlossenzellige Zellentopologie be-sitzt.

Revendications

1. Dispositif à tranchée et grille MOS (200) comprenantun substrat (201) contenant une couche supérieure(201a), ledit substrat comprenant un matériau àsemi-conducteurs monocristallin dopé d’un premiertype de conduction, une tranchée (202) dans laditecouche supérieure, ladite tranchée ayant une partiede fond (202b) remplie de matériau diélectrique(203), ledit matériau formant une couche diélectri-que épaisse dans ledit fond de ladite tranchée, laditetranchée ayant en outre une partie supérieure (202a)doublée de parois latérales (204) composée d’unmatériau diélectrique et remplie d’un matériau con-ducteur (205), ladite partie supérieure remplie de la-dite tranchée formant une région de grille (206), danslequel une zone dopée (212) d’un second type deconduction, opposé audit premier type de conduc-tion, s’étend depuis une surface supérieure (209)dans ladite couche supérieure sur un côté de laditetranchée, une zone de drain (208) dudit premier typede conduction dans ladite couche supérieure sur unautre côté de ladite tranchée, opposé à ladite zonedopée s’étend en-dessous de ladite tranchée et la-dite zone dopée, ladite zone de drain étant sensible-ment isolée au plan latéral de ladite zone dopée parladite couche diélectrique épaisse dans ladite partiede fond de ladite tranchée, une région de puits dopée(207) dudit second type de conduction chevauchantladite zone de drain dans ladite couche supérieuresur ledit autre côté de ladite tranchée, une région desource fortement dopée (211) dudit premier type deconduction et une région de corps fortement dopée(210) dudit second type de conduction sont dispo-sées dans ladite région de puits au niveau de ladite

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surface supérieure, une couche diélectrique interpo-sée (213) sur ladite surface supérieure chevauchelesdites régions de source et de grille, une couchemétallique (215) chevauche ladite surface supérieu-re et ladite couche diélectrique interposée, laditecouche métallique étant en contact électrique aveclesdites régions de corps et de source et ladite zonedopée et une région de drain fortement dopée (216)dudit premier type de conduction est disposée auniveau d’une surface inférieure dudit substrat ets’étend en-dessous de ladite zone de drain.

2. Dispositif tel que revendiqué dans la revendication 1,dans lequel ladite zone dopée s’étend vers le basdans ladite couche supérieure, jusqu’à une profon-deur sensiblement égale à la profondeur du fond deladite tranchée et ladite partie inférieure de laditetranchée est plus étroite que ladite partie supérieure.

3. Dispositif tel que revendiqué dans la revendication 2,dans lequel ladite couche supérieure est une coucheépitaxiale, ledit substrat comprend du silicium mo-nocristallin, ledit matériau diélectrique comprend dudioxyde de silicium et ledit matériau conducteur dansladite tranchée comprend du polysilicium dopé.

4. Dispositif tel que revendiqué dans la revendication 1,dans lequel ledit premier type de conduction est Net ledit second type de conduction est P.

5. Dispositif tel que revendiqué dans la revendication 1,dans lequel ledit dispositif comprend une pluralité detranchées, ladite pluralité de tranchées présententune topologie de ruban à cellule ouverte ou laditepluralité de tranchées présentent une topologie cel-lulaire à cellule fermée.

6. Procédé de formation d’un dispositif à tranchée etgrille MOS (200), ledit procédé comprenant la for-mation d’une tranchée (202) dans une couche su-périeure (201a) d’un substrat (201), ledit substratcomprenant un matériau à semi-conducteurs mono-cristallin dopé d’un premier type de conduction, leremplissage de ladite tranchée avec un matériau dié-lectrique (203), l’implantation sélective et la diffusiond’un dopant d’un second type de conduction, opposéaudit premier type de conduction, dans ladite couchesupérieure sur un côté de ladite tranchée, formantainsi une zone dopée (212) dudit second type deconduction s’étendant depuis une surface supérieu-re (209) dans ladite couche supérieure, le retraitd’une partie sélectionnée dudit matériau diélectriqued’une partie supérieure (202a) de ladite tranchée,laissant une couche diélectrique épaisse dans unepartie de fond (202b) de ladite tranchée, la formationde parois latérales (204) composées d’un matériaudiélectrique sur la partie supérieure de ladite tran-chée et le remplissage de ladite partie supérieure

avec un matériau conducteur (205), formant ainsiune région de grille (206) dans ladite partie supé-rieure de ladite tranchée, la formation d’une partiede puits dopée (207) dudit second type de conduc-tion dans ladite couche supérieure sur un autre côtéde ladite tranchée, opposé à ladite zone dopée, laformation d’une région de source fortement dopée(211) dudit premier type de conduction et d’une ré-gion de corps fortement dopée (210) dudit secondtype de conduction dans ladite région de puits auniveau de ladite surface supérieure, la formationd’une couche diélectrique interposée (213) sur laditesurface supérieure, chevauchant lesdites régions desource et de grille, la formation d’une couche métal-lique (215) chevauchant ladite surface supérieure etladite couche diélectrique interposée, ladite couchemétallique étant en contact électrique avec lesditesrégions de corps et de source et ladite zone dopée,la formation d’une zone de drain (208) dudit premiertype de conduction dans ladite couche supérieuresur ledit autre côté de ladite tranchée, ladite zone dedrain s’étendant en-dessous de ladite région depuits, ladite tranchée et ladite zone dopée et étantsensiblement isolée au plan latéral de ladite zonedopée par ladite couche diélectrique épaisse dansladite partie de fond de ladite tranchée et la formationd’une région de drain fortement dopée (216) duditpremier type de conduction au niveau d’une surfaceinférieure dudit substrat, ladite région de drain forte-ment dopée s’étendant en-dessous de ladite zonede drain.

7. Procédé tel que revendiqué dans la revendication 6,dans lequel ladite couche supérieure est une coucheépitaxiale, ledit substrat comprend du silicium mo-nocristallin, ledit matériau diélectrique comprend dudioxyde de silicium et ledit matériau conducteur dansladite tranchée comprend du polysilicium dopé.

8. Procédé tel que revendiqué dans l’une quelconquedes revendications 6 et 7,dans lequel ledit premier type de conduction est Net ledit second type de conduction est P et le procédécomprend la formation d’une pluralité de tranchéesétendues dans ledit substrat.

9. Procédé tel que revendiqué dans la revendication 8,dans lequel ladite pluralité de tranchées présententune technologie de ruban à cellule ouverte ou laditepluralité de tranchées présentent une topologie cel-lulaire à cellule fermée.

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REFERENCES CITED IN THE DESCRIPTION

This list of references cited by the applicant is for the reader’s convenience only. It does not form part of the Europeanpatent document. Even though great care has been taken in compiling the references, errors or omissions cannot beexcluded and the EPO disclaims all liability in this regard.

Patent documents cited in the description

• DE 19736981 A1 [0006]

Non-patent literature cited in the description

• BULUCEA ; ROSSEN. Trench DMOS TransistorTechnology for High-Current (100 A Range) Switch-ing. Solid-State Electronics, 1991, vol. 34 (5),493-507 [0002]