Test d’un Réseau sur puce
générique(generic Network on
Chip) Présenté par:
David Bafumba-Lokilo &
Silvio Fornera
Plan de présentation
Introduction Le circuit Hypothèses Architecture et méthode de test Simulations Conclusion Questions
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Introduction | Circuit | Hypothèses | Architecure et methode de test | Simulations | Conclusions
Test d’un Réseau sur puce générique
Introduction
Nous utilisons un circuit NoC générique Dans ce projet on utilise un circuit de 8x8
avec une largeur d’entrée/sortie de 32 bits. Le circuit prend en entrée 35 bits dont 3 bits
d’adresse de destination. On utilise une stratégie BIST pour définir
l’architécture de test.
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Test d’un Réseau sur puce générique
Le circuit: fonctionnement
3x3 8x8
0
1
_rts
_rtr
1
0
1
1
FF FA
FF FF
FF FB
FF FB
FF FC
FF FE
FF FA
FF FF
FF FB
FF FB
FF FC
FF FE
Le circuit a un comportement de switch fabric
2x2
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Test d’un Réseau sur puce générique
Circuit: Gérance de priorité
les ports _rts(ready to send) et _rtr (ready to receive) sont automatiquement générer en compagnie des ports d’entrée/sortie.
Ils permettent de déterminer la présence ou l’absence de paquet de données dans les ports. C’est une manière de prioriser les ports.
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Test d’un Réseau sur puce générique
Hypothèses :les hypothèses des fautes
Faute d’Adressage: on veut s’assurer que les données sont envoyées à la bonne sortie.
Faute de collage: on vérifie que les bits de données ne sont pas collées à 0 ou à 1.
Faute de voisinage: on veut vérifier s’il y a des courts circuits dans le cas où les données sont transmises par des busses en parallèle.
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Test d’un Réseau sur puce générique
L’architecture de test se compose de: Générateur de vecteurs: LFSR et autres circuits
spécifique. Circuit d’entrée: gère les signaux _rts et _rtr
d’entrée avec les vecteurs provenant du LFSR. Le circuit sous test Circuit de sortie: gère les signaux _rts et _rtr de
sortie et le signal trig.
L’architecture et méthode de test
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L’architecture et méthode de testGénérateur de vecteurs Le LFSR:
Afin de vérifier la correspondance exacte des destinations des vecteurs, on copie les trois deniers bits(LSB) au début du vecteur.
On utilise le polynôme primitif suivant:
Le circuit spécifique: il est composé d’un compteur pour générer les
adresses. Il génère les vecteurs selon l’hypothèse assumée.
X32 + X7 +X6 + X2 + 1
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L’architecture et méthode de testCircuit d’entrée Il y a 8 circuits d’entrée. Il permet d’envoyer les vecteurs du LFSR ou
du circuit spécifique au circuit sous test en gérant les signaux _rts et _rtr.
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L’architecture et méthode de testCircuit de sortie Il y a 8 circuits de sortie. Il sauvegarde le premier vecteur en sortie et
vérifie si les 8 autres vecteurs sont égaux. Dans le cas contraire il envoie un signal d’erreur.
Il comporte le signal <<trig>> pour chaque circuit de sortie. Ces signaux utilisent une porte ‘ET’ dont la sortie sert de signal de déclenchement du générateur de vecteur. De cette façon on ne perd pas les vecteurs qu’il génère.
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L’architecture et méthode de test
DUTtrig
Device Test input Device Test output
Gén
érat
eur
de v
ecte
urs
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L’architecture et méthode de testMéthode de test
On a fait des tests pour des circuits à 16 bits et 32 bits. Deux sortes de test:
exhaustif et aléatoire avec LFSR (test complet du circuit à 16 bits) fonctionnel
Test avec LFSR Exhaustif: toutes les fautes possibles
16 bits : 24 ms(simulation 1h) 32 bits : 1546 s (temps de simulation très long)
Test aléatoire Appliquer des vecteurs aléatoirement au circuit 32 bits.
Test fonctionnel On a pigé des vecteurs à appliquer au circuit 32 bits
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11111…111111
0000…00000
0101…10101
11001…011AAA
Test fonctionnel
DUT
trig
7
0
7
0
trig
CIRCUIT DE VERIFICATION
L’architecture et méthode de test
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Le vecteur permet de detecter les fautes d’adressage
11001…011AAA
CIRCUIT SOUS TEST CIRCUIT DE
SORTIE N
VerificationAAA = Adresse(N)
CIRCUIT D’ENTRÉE
COMPTE 8 VECTEURS
Phase 1 du test fonctionnel
L’architecture et méthode de test
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L’architecture et méthode de test
CIRCUIT SOUS TEST CIRCUIT DE
SORTIE NCIRCUIT D’ENTRÉE
COMPTE 8 VECTEURS
Phase 2 et 3 du test fonctionnel
Les vecteurspermettent de detecter les fautes de collage
11111…111111 0000…00000
VERIFICATION
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L’architecture et méthode de test
Phase 4 du test fonctionnel
Le vecteurpermet de detecter les fautes de voisinage
0101…10101
CIRCUIT SOUS TEST CIRCUIT DE
SORTIE NCIRCUIT D’ENTRÉE
COMPTE 8 VECTEURS
VERIFICATION
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L’architecture et méthode de testSimulations Problème de synchronisation
Perte de données du LFSR Utilisation du TEXTIO du vhdl: voir les
données en sortie par des fichiers. Temps de simulation:
16 bits: test complet 24 ms – 1h de simulation.test fonctionnel: 11.5 μs
32 bits : estimation de 1546 s (temps de simulation très long)
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Conclusions
On a pu définir des hypothèse de faute pouvant se retrouver dans le circuit. La connaissance du circuit interne est requise pour développer d’autres
techniques de détection des fautes. On a developpé une architecture générique complete de test integré
independent de la structure. Test complet possible pour le circuit à 16 bits, pas pour celui à 32:
Test aléatoire (specification de couverture) Test fonctionnel
Complexité: n2 par rapport au nombre de portes Problèmes:
Taux de couverture Surface
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Questions
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