HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 1
Digitale Systeme
© Prof.Dr.-Ing.habil.H.Pfahlbusch Sept. 2003
Digitale Systeme / AutomatenDigitale Systeme / Automaten
1. Definition und Klassifikation digitaler Systeme
-Einordnung digitaler Systeme-Einordnung digitaler Signale-Automatenmodell-Vereinbarungen ( Variable, Buchstabe, Wort)
1. Definition und Klassifikation digitaler Systeme
-Einordnung digitaler Systeme-Einordnung digitaler Signale-Automatenmodell-Vereinbarungen ( Variable, Buchstabe, Wort)
2. Einführung in die KombinatorikEigenschaften von Schaltfunktionen- Buchstabenabbildungen- Elementare Operationen - Boolesche Algebra- Codes und Zahlensysteme- Positionssysteme
2. Einführung in die KombinatorikEigenschaften von Schaltfunktionen- Buchstabenabbildungen- Elementare Operationen - Boolesche Algebra- Codes und Zahlensysteme- Positionssysteme
3. Analytische Beschreibung . ........kombinatorischer Netzwerke- Axiome der Booleschen Algebra - Funktionseigenschaften- Normalformen
3. Analytische Beschreibung . ........kombinatorischer Netzwerke- Axiome der Booleschen Algebra - Funktionseigenschaften- Normalformen
4. Minimierung von Schaltfunktionen - Identische Abbildungen- Kürzungsregeln- Karnaughplan- Quine & Mc Kluskey
4. Minimierung von Schaltfunktionen - Identische Abbildungen- Kürzungsregeln- Karnaughplan- Quine & Mc Kluskey
5. Einführung in das Praktikum- Grundlagen der VHDL- Syntax- XPLA – Designer- Logiksimulation
5. Einführung in das Praktikum- Grundlagen der VHDL- Syntax- XPLA – Designer- Logiksimulation
6. Basissysteme- NAND- NOR- ANF
6. Basissysteme- NAND- NOR- ANF
11. Automatentheorie- Definitionen- Beschreibungsformen- Typen- und ihre Eigenschaften
11. Automatentheorie- Definitionen- Beschreibungsformen- Typen- und ihre Eigenschaften
7. Synthese von Funktionsbündeln-Logikplan- Relaisplan- Funktionsbündel durch ROM- Strukturen programmierbarer Schaltkreise
7. Synthese von Funktionsbündeln-Logikplan- Relaisplan- Funktionsbündel durch ROM- Strukturen programmierbarer Schaltkreise
12. Automatentypenumwandlumg- Moore Mealy- Mealy Moore
12. Automatentypenumwandlumg- Moore Mealy- Mealy Moore
8. Logikanalyse- Auswertung von Stromlauf- und Logikplänen- Dynamische Analyse- statische und dynamische Hasards
8. Logikanalyse- Auswertung von Stromlauf- und Logikplänen- Dynamische Analyse- statische und dynamische
13. Zustandsreduktion- Zeilenverschmelzung- Minimierung der Übergänge- Hohn & Aufenkamp- Paull Unger
13. Zustandsreduktion- Zeilenverschmelzung- Minimierung der Übergänge- Hohn & Aufenkamp
Hasards - Paull Unger
9. Freie Rückführkreise- Stabilität- Grund-Flip-Flop- Beschreibung von FF’s- charakteristische Gleichungen- Zustandsgrafen- Tabelle
9. Freie Rückführkreise- Stabilität- Grund-Flip-Flop- Beschreibung von FF’s- charakteristische Gleichungen- Zustandsgrafen- Tabelle
14. Ablaufsteuerungen-Multiplizierer-Zeitsteuerung
14. Ablaufsteuerungen-Multiplizierer-Zeitsteuerung
15. Digitale Schaltungstechnik- Motivation und Einführung- Grundlagen - Schaltkreisfamilien- DA / AD - Wandler
15. Digitale Schaltungstechnik- Motivation und Einführung- Grundlagen - Schaltkreisfamilien- DA / AD - Wandler
10. Standardschaltungen- getriggerte Zähler- Umlaufregister- AD- DA- Wandler
10. Standardschaltungen- getriggerte Zähler- Umlaufregister- AD- DA- Wandler
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Digitale Systeme14.2 Ablaufsteuerung
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AufgabenstellungAufgabenstellung
Drei Kandidaten sollen per Knopfdruck ihre Antwortbereitschaft signalisieren. Sieger ist, wer nach der vom Moderator veranlaßten Freigabe zuerst schaltet. Signalisiert ein Kandidat vor dem Moderator, ist der Fehler anzuzeigen.
Drei Kandidaten sollen per Knopfdruck ihre Antwortbereitschaft signalisieren. Sieger ist, wer nach der vom Moderator veranlaßten Freigabe zuerst schaltet. Signalisiert ein Kandidat vor dem Moderator, ist der Fehler anzuzeigen.
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Digitale Systeme14.2 Ablaufsteuerung
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Quellen und SenkenQuellen und Senken
δÜberführungs-
zuordner
Y
Speicher
λAusgangs-zuordner
ZZ*X
Moderator i;
Kand1 i;Kand2 i;Kand3 i;
o;Takt i;
Taktgenerator (10-5 s-1)
BereitGong
o;Fehler o;
Anz1 o;Anz2 o;Anz3 o;
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Digitale Systeme14.2 Ablaufsteuerung
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VariablenzuordnungVariablenzuordnung
TD q
TD q
TD q
TD q
Fehler PIN ISTYPE 'COM';Bereit PIN ISTYPE 'COM';Gong PIN ISTYPE 'COM';Anz1 PIN ISTYPE 'COM';Anz2 PIN ISTYPE 'COM';Anz3 PIN ISTYPE 'COM';q0 PIN ISTYPE 'REG';q1 PIN ISTYPE 'REG';q2 PIN ISTYPE 'REG';q3 PIN ISTYPE 'REG';
Fehler PIN ISTYPE 'COM';Bereit PIN ISTYPE 'COM';Gong PIN ISTYPE 'COM';Anz1 PIN ISTYPE 'COM';Anz2 PIN ISTYPE 'COM';Anz3 PIN ISTYPE 'COM';q0 PIN ISTYPE 'REG';q1 PIN ISTYPE 'REG';q2 PIN ISTYPE 'REG';q3 PIN ISTYPE 'REG';
δ λ
Überführungs-zuordner
Ausgangs-zuordner
MODULE Ablauf
DECLARATIONS
MODULE Ablauf
DECLARATIONS
Moderator PIN;Kand1 PIN;Kand2 PIN;Kand3 PIN;
Moderator PIN;Kand1 PIN;Kand2 PIN;Kand3 PIN;
EQUATIONS
Q0.clk = Takt;Q1.clk = Takt;Q2.clk = Takt;Q3.clk = Takt;
EQUATIONS
Q0.clk = Takt;Q1.clk = Takt;Q2.clk = Takt;Q3.clk = Takt;
Takt PIN;Takt PIN;
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Digitale Systeme14.2 Ablaufsteuerung
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Aus- EingangsgangskodierungAus- Eingangsgangskodierung
Y=[Bereitschaft,Gong,Fehler,Anz3,Anz2,Anz1]Y0 MACRO {Y = [1,0,0,0,0,0];};Y1 MACRO {Y = [0,0,1,0,0,1];};Y2 MACRO {Y = [0,0,1,0,1,0];};Y3 MACRO {Y = [0,0,1,0,1,1];};Y4 MACRO {Y = [0,0,1,1,0,0];};Y5 MACRO {Y = [0,0,1,1,0,1];};Y6 MACRO {Y = [0,0,1,1,1,0];};Y7 MACRO {Y = [0,0,1,1,1,1];};Y8 MACRO {Y = [0,1,0,0,0,0];};Ya MACRO {Y = [0,0,0,1,0,0];};Yb MACRO {Y = [0,0,0,0,1,0];};Yc MACRO {Y = [0,0,0,0,0,1];};Yd MACRO {Y = [0,0,0,0,0,0];};
Y=[Bereitschaft,Gong,Fehler,Anz3,Anz2,Anz1]Y0 MACRO {Y = [1,0,0,0,0,0];};Y1 MACRO {Y = [0,0,1,0,0,1];};Y2 MACRO {Y = [0,0,1,0,1,0];};Y3 MACRO {Y = [0,0,1,0,1,1];};Y4 MACRO {Y = [0,0,1,1,0,0];};Y5 MACRO {Y = [0,0,1,1,0,1];};Y6 MACRO {Y = [0,0,1,1,1,0];};Y7 MACRO {Y = [0,0,1,1,1,1];};Y8 MACRO {Y = [0,1,0,0,0,0];};Ya MACRO {Y = [0,0,0,1,0,0];};Yb MACRO {Y = [0,0,0,0,1,0];};Yc MACRO {Y = [0,0,0,0,0,1];};Yd MACRO {Y = [0,0,0,0,0,0];};
X=[Moderator,Kand3,Kand2,Kand1]X1 = [0, 0 , 0 , 1 ];X2 = [0, 0 , 1 , 0 ];X3 = [0, 0 , 1 , 1 ];X4 = [0, 1 , 0 , 0 ];X5 = [0, 1 , 0 , 1 ];X6 = [0, 1 , 1 , 0 ];X7 = [0, 1 , 1 , 1 ];X8 = [1,.x.,.x.,.x.];X9 = [0, 0 , 0 , 0 ];Xa = [0,.x.,.x., 1 ];Xb = [0,.x., 1 , 0 ];Xc = [0, 1 , 0 , 0 ];
X=[Moderator,Kand3,Kand2,Kand1]X1 = [0, 0 , 0 , 1 ];X2 = [0, 0 , 1 , 0 ];X3 = [0, 0 , 1 , 1 ];X4 = [0, 1 , 0 , 0 ];X5 = [0, 1 , 0 , 1 ];X6 = [0, 1 , 1 , 0 ];X7 = [0, 1 , 1 , 1 ];X8 = [1,.x.,.x.,.x.];X9 = [0, 0 , 0 , 0 ];Xa = [0,.x.,.x., 1 ];Xb = [0,.x., 1 , 0 ];Xc = [0, 1 , 0 , 0 ];
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Digitale Systeme14.2 Ablaufsteuerung
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Kodierung der inneren ZuständeKodierung der inneren Zustände
Z =[q3..q0];Z0=[0,0,0,0];Z1=[0,0,0,1];Z2=[0,0,1,0];Z3=[0,0,1,1];Z4=[0,1,0,0];Z5=[0,1,0,1];Z6=[0,1,1,0];Z7=[0,1,1,1];Z8=[1,0,0,0];Z9=[1,0,0,1];ZA=[1,0,1,0];ZB=[1,0,1,1];ZC=[1,1,0,0];ZD=[1,1,0,1];ZE=[1,1,1,0];ZF=[1,1,1,1];
Z =[q3..q0];Z0=[0,0,0,0];Z1=[0,0,0,1];Z2=[0,0,1,0];Z3=[0,0,1,1];Z4=[0,1,0,0];Z5=[0,1,0,1];Z6=[0,1,1,0];Z7=[0,1,1,1];Z8=[1,0,0,0];Z9=[1,0,0,1];ZA=[1,0,1,0];ZB=[1,0,1,1];ZC=[1,1,0,0];ZD=[1,1,0,1];ZE=[1,1,1,0];ZF=[1,1,1,1];
TD q
TD q
TD q
TD q
Q3
Q2
Q1
Q0
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Digitale Systeme14.2 Ablaufsteuerung
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Zustandsübergangsgleichungen1Zustandsübergangsgleichungen1
STATE_DIAGRAM Z
"Initialzustand „
STATE Z0: Y0 IF (X==X9) THEN Z0;IF (X==X1) THEN Z1;IF (X==X2) THEN Z2;IF (X==X3) THEN Z3;IF (X==X4) THEN Z4;IF (X==X5) THEN Z5;IF (X==X6) THEN Z6;IF (X==X7) THEN Z7;IF (X==X8) THEN ZD;
STATE_DIAGRAM Z
"Initialzustand „
STATE Z0: Y0 IF (X==X9) THEN Z0;IF (X==X1) THEN Z1;IF (X==X2) THEN Z2;IF (X==X3) THEN Z3;IF (X==X4) THEN Z4;IF (X==X5) THEN Z5;IF (X==X6) THEN Z6;IF (X==X7) THEN Z7;IF (X==X8) THEN ZD;
Z1/Y1- Z5/Y5Z4/Y4Z2/Y2
- Z3/Y3 Z6/Y6 Z7/Y7
X1 X2 X3 X4 X7X6X5
- - - - -
Z0/Y0
X9
X8
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Digitale Systeme14.2 Ablaufsteuerung
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"Fehleranzeige"
STATE Z1: Y1 IF (X==X8) THEN Z0ELSE Z1;
STATE Z2: Y2 IF (X==X8) THEN Z0ELSE Z2;
STATE Z3: Y3 IF (X==X8) THEN Z0ELSE Z3;
STATE Z4: Y4 IF (X==X8) THEN Z0ELSE Z4;
STATE Z5: Y5 IF (X==X8) THEN Z0ELSE Z5;
STATE Z6: Y6 IF (X==X8) THEN Z0ELSE Z6;
STATE Z7: Y7 IF (X==X8) THEN Z0ELSE Z7;
"Fehleranzeige"
STATE Z1: Y1 IF (X==X8) THEN Z0ELSE Z1;
STATE Z2: Y2 IF (X==X8) THEN Z0ELSE Z2;
STATE Z3: Y3 IF (X==X8) THEN Z0ELSE Z3;
STATE Z4: Y4 IF (X==X8) THEN Z0ELSE Z4;
STATE Z5: Y5 IF (X==X8) THEN Z0ELSE Z5;
STATE Z6: Y6 IF (X==X8) THEN Z0ELSE Z6;
STATE Z7: Y7 IF (X==X8) THEN Z0ELSE Z7;
"- Spielbeginn, Gong, Tastenentprellung -"
STATE ZD: YD IF (X==X9) THEN Z8ELSE ZD;
"- Spielbeginn, Gong, Tastenentprellung -"
STATE ZD: YD IF (X==X9) THEN Z8ELSE ZD;
Zustandsübergangsgleichungen2Zustandsübergangsgleichungen2
"----- Spiel ---------------------------"STATE Z8: Y8 IF (X==X8) THEN ZE;
IF (X==XA) THEN ZA;IF (X==XB) THEN ZB;IF (X==XC) THEN ZC
ELSE Z8;
"----- Spiel ---------------------------"STATE Z8: Y8 IF (X==X8) THEN ZE;
IF (X==XA) THEN ZA;IF (X==XB) THEN ZB;IF (X==XC) THEN ZC
ELSE Z8;
"----- Gewinneranzeige -----------------"STATE ZA: YA IF (X==X8) THEN ZE
ELSE ZA;STATE ZB: YB IF (X==X8) THEN ZE
ELSE ZB;STATE ZC: YC IF (X==X8) THEN ZE
ELSE ZC;
"----- Gewinneranzeige -----------------"STATE ZA: YA IF (X==X8) THEN ZE
ELSE ZA;STATE ZB: YB IF (X==X8) THEN ZE
ELSE ZB;STATE ZC: YC IF (X==X8) THEN ZE
ELSE ZC;
"----- Spielende -----------------------"STATE ZE: YD IF (X==X8) THEN ZE
ELSE Z0;
"----- Spielende -----------------------"STATE ZE: YD IF (X==X8) THEN ZE
ELSE Z0;
ENDEND
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Digitale Systeme14.2 Ablaufsteuerung
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Z1/Y1sonst Z5/Y5Z4/Y4Z2/Y2 Z3/Y3 Z6/Y6 Z7/Y7
X1 X2 X3 X4 X7X6X5
Z8/Y8
X8
Xa Xb Xc
Z13/Yd
X8
Z14/Yd
X8
X9
Z10/Ya Z11/Yb Z12/Yc
X8 X8
X9
Z0/Y0
X9
X8 X8X8
sonst sonstsonst sonst sonstsonst
sonst sonstsonst
ZustandsgraphZustandsgraph
X8
X8 X8X8 X8
X8
14.1 Ablaufsteuerung
Digitale Systeme
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Multiplikation von 2 Dualzahlen (n = 5 Bit)Multiplikation von 2 Dualzahlen (n = 5 Bit)
1 0 1 1 0 1 * 0 1 1 0 11 0 1 1 0 0 0
1 0 1 1 0 11 0 1 1 0 1
1 0 1 1 0 01 0 0 0 1 1 1 1 0
22 13
286
Adder∑
SL H Funktion0 0 schieben0 1 halten1 0 laden1 1 laden
SL H Funktion0 0 schieben0 1 halten1 0 laden1 1 laden
Ue
x
ac9
x
ac8
x
ac7
x
ac6
x
ac5
x
ac4
x
ac3
x
ac2
x
ac1
x
ac0
x
Register ( Ac )
SLH (C)
c10
0
c9
0
c8
0
c7
0
c6
0
c5
0
c4
1
c3
0
c2
1
c1
1
c0
0
Register ( B )
b4
0
b3
1
b2
1
b1
0
b0
1
SLH (Ac)
SLH (B)
Wortlängen: Register ( C ) 2n+1 BitRegister ( B ) n BitAkkumulator ( A ) 2n Bit
Wortlängen: Register ( C ) 2n+1 BitRegister ( B ) n BitAkkumulator ( A ) 2n Bit SLH (Ue)
14.1 Ablaufsteuerung
Digitale Systeme
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FunktionsweiseFunktionsweise
Befehl SLH (C)(schieben)
<C> SLH (B)(schieben)
<B> SLH (Ac)(schieben)
<Ac> Bemerkung
0 0 00000010110 0 01101 0 xxxxxxxxxxx Laden der Register
Übertrag
Adder∑
SLH (Ue)
Ue
x SLH (Ac)
ac9
x
ac8
x
ac7
x
ac6
x
ac5
x
ac4
x
ac3
x
ac2
x
ac1
x
ac0
x
Register ( Ac )
SLH (C)
c10
0
c9
0
c8
0
c7
0
c6
0
c5
0
c4
1
c3
0
c2
1
c1
1
c0
0
SLH (B)
b4
0
b3
1
b2
1
b1
0
b0
1
Register ( B )
Register ( C )
14.1 Ablaufsteuerung
Digitale Systeme
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FunktionsweiseFunktionsweise
Übertrag
Adder∑
SLH (B)
SLH (Ue)
SLH (Ac)
SLH (C)
c10
0
c9
0
c8
0
c7
0
c6
0
c5
0
c4
1
c3
0
c2
1
c1
1
c0
0 ac9
0
ac8
0
ac7
0
ac6
0
ac5
0
ac4
0
ac3
0
ac2
0
ac1
0
ac0
0
b4
0
b3
1
b2
1
b1
0
b0
1Ue
0
Register ( B )
Register ( C )
Register ( Ac )
Befehl SLH (C)(schieben)
<C> SLH (B)(schieben)
<B> SLH (Ac)(schieben)
<Ac> Bemerkung
0 0 00000010110 0 01101 0 xxxxxxxxxxx Laden der Register1 0 00000010110 0 01101 0 0000000000 Lösche AC
14.1 Ablaufsteuerung
Digitale Systeme
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FunktionsweiseFunktionsweise
Übertrag
Adder∑
SLH (B)
SLH (Ue)
SLH (Ac)
SLH (C)
c10
0
c9
0
c8
0
c7
0
c6
0
c5
1
c4
0
c3
0
c2
1
c1
0
c0
0 ac9
0
ac8
0
ac7
0
ac6
0
ac5
0
ac4
1
ac3
0
ac2
1
ac1
1
ac0
0
b4
0
b3
0
b2
1
b1
1
b0
0Ue
0
Register ( B )
Register ( C )
Register ( Ac )
Befehl SLH (C)(schieben)
<C> SLH (B)(schieben)
<B> SLH (Ac)(schieben)
<Ac> Bemerkung
0 0 00000010110 0 01101 0 xxxxxxxxxxx Laden der Register1 0 00000010110 0 01101 0 0000000000 Lösche AC2 10 00000101100 1 00110 10 0000010110 1. Addition
14.1 Ablaufsteuerung
Digitale Systeme
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FunktionsweiseFunktionsweise
Übertrag
Adder∑
SLH (B)
SLH (Ue)
SLH (Ac)
SLH (C)
c10
0
c9
0
c8
0
c7
0
c6
1
c5
0
c4
1
c3
1
c2
0
c1
0
c0
0 ac9
0
ac8
0
ac7
0
ac6
0
ac5
0
ac4
1
ac3
0
ac2
1
ac1
1
ac0
0
b4
0
b3
0
b2
0
b1
1
b0
1Ue
0
Register ( B )
Register ( C )
Register ( Ac )
Befehl SLH (C)(schieben)
<C> SLH (B)(schieben)
<B> SLH (Ac)(schieben)
<Ac> Bemerkung
0 0 00000010110 0 01101 0 xxxxxxxxxxx Laden der Register1 0 00000010110 0 01101 0 0000000000 Lösche AC2 10 00000101100 1 00110 10 0000010110 1. Addition3 10 00001011000 1 00011 0 0000010110
14.1 Ablaufsteuerung
Digitale Systeme
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FunktionsweiseFunktionsweise
Übertrag
Adder∑
SLH (B)
SLH (Ue)
SLH (Ac)
SLH (C)
c10
0
c9
0
c8
0
c7
1
c6
0
c5
1
c4
1
c3
0
c2
0
c1
0
c0
0 ac9
0
ac8
0
ac7
0
ac6
1
ac5
1
ac4
0
ac3
1
ac2
1
ac1
1
ac0
0
b4
0
b3
0
b2
0
b1
0
b0
1Ue
0
Register ( B )
Register ( C )
Register ( Ac )
Befehl SLH (C)(schieben)
<C> SLH (B)(schieben)
<B> SLH (Ac)(schieben)
<Ac> Bemerkung
0 0 00000010110 0 01101 0 xxxxxxxxxxx Laden der Register1 0 00000010110 0 01101 0 0000000000 Lösche AC2 10 00000101100 1 00110 10 0000010110 1. Addition3 10 00001011000 1 00011 0 00000101104 10 00010110000 1 00001 10 0001101110 2. Addition
14.1 Ablaufsteuerung
Digitale Systeme
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FunktionsweiseFunktionsweise
Übertrag
Adder∑
SLH (B)
SLH (Ue)
SLH (Ac)
SLH (C)
c10
0
c9
0
c8
1
c7
0
c6
1
c5
1
c4
0
c3
0
c2
0
c1
0
c0
0 ac9
0
ac8
1
ac7
0
ac6
0
ac5
0
ac4
1
ac3
1
ac2
1
ac1
1
ac0
0
b4
0
b3
0
b2
0
b1
0
b0
0Ue
0
Register ( B )
Register ( C )
Register ( Ac )
Befehl SLH (C)(schieben)
<C> SLH (B)(schieben)
<B> SLH (Ac)(schieben)
<Ac> Bemerkung
0 0 00000010110 0 01101 0 xxxxxxxxxxx Laden der Register1 0 00000010110 0 01101 0 0000000000 Lösche AC2 10 00000101100 1 00110 10 0000010110 1. Addition3 10 00001011000 1 00011 0 00000101104 10 00010110000 1 00001 10 0001101110 2. Addition5 10 00101100000 1 00000 10 0100011110 3. Addition
Fertig
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 8© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Ansteuerung der RegisterAnsteuerung der Register
1≥ Ablauf-steuerung
Start
Takt
Übertrag
Adder∑
SLH (B) SLH (Ue)
SLH (C)
c10
0
c9
0
c8
0
c7
0
c6
0
c5
0
c4
1
c3
0
c2
1
c1
1
c0
0 ac9
0
ac8
0
ac7
0
ac6
0
ac5
0
ac4
0
ac3
0
ac2
0
ac1
0
ac0
0
b4
0
b3
1
b2
1
b1
0
b0
1Ue
0
Register ( B )
Register ( C )
Register ( Ac )
SLH (Ac)
Fertig
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 9© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Zustandsgraph für 4 Bit- MultipliziererZustandsgraph für 4 Bit- Multiplizierer
915
0
1 2 3 4 5 6 7 8
Start - / Ystart- / Yfertig
X3 / Yb
X1 / Yb
X0 / Yfertig
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
X1 / Yc
X3 / Yac
Start durch statischesSetzen aller FF‘s ( Z15 )
Schaltbedingung: aktive Schaltflanke am
Takt
Start durch statischesSetzen aller FF‘s ( Z15 )
Schaltbedingung: aktive Schaltflanke am
Takt
Y [ fertig, sl, halta, haltb, haltc]
Yfertig 1 0 1 1 1 „ FertiganzeigeYstart 0 1 1 1 1 „ alle Reg. ladenYb 0 0 1 0 1 „ schieben Reg bYc 0 0 1 1 0 „ schieben Reg cYac 0 0 0 1 0 „ schieben Reg a+c
Y [ fertig, sl, halta, haltb, haltc]
Yfertig 1 0 1 1 1 „ FertiganzeigeYstart 0 1 1 1 1 „ alle Reg. ladenYb 0 0 1 0 1 „ schieben Reg bYc 0 0 1 1 0 „ schieben Reg cYac 0 0 0 1 0 „ schieben Reg a+c
Z [ q3,q2,q1,q0 ]
Z0 0 0 0 0Z1 0 0 0 1: :Z15 1 1 1 1
Z [ q3,q2,q1,q0 ]
Z0 0 0 0 0Z1 0 0 0 1: :Z15 1 1 1 1
X [ b0,regb0 ]
X0 0 0X1 0 1X2 1 0X3 1 1
X [ b0,regb0 ]
X0 0 0X1 0 1X2 1 0X3 1 1
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 10© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
LogikstrukturLogikstruktur
Y [ fertig, sl, halta, haltb, haltc]
Yfertig 1 0 1 1 1Ystart 0 1 1 1 1Yb 0 0 1 0 1Yc 0 0 1 1 0Yac 0 0 0 1 0
Y [ fertig, sl,
D
D
D
D
λq1
q2
q3
q0
q1
q2
q3
δ
D0
D1
D2
D3regb0
q0
fertigsl
b0 haltahaltbhaltc
halta, haltb, haltc]
Yfertig 1 0 1 1 1Ystart 0 1 1 1 1Yb 0 0 1 0 1Yc 0 0 1 1 0Yac 0 0 0 1 0
Z [ q3,q2,q1,q0 ]
Z0 0 0 0 0Z1 0 0 0 1: :
Z15 1 1 1 1
Z [ q3,q2,q1,q0 ]
Z0 0 0 0 0Z1 0 0 0 1: :
Z15 1 1 1 1
Takt Start
X [ b0,regb0 ]
X0 0 0X1 0 1X2 1 0X3 1 1
X [ b0,regb0 ]
X0 0 0X1 0 1X2 1 0X3 1 1
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 11© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Arbeitsblatt SchaltbelegungstabelleArbeitsblatt Schaltbelegungstabelle
U b0 V q3 q2 q1 q0 T3 T2 T1 T0 F sl ha hb hc0 0 0 0 0 0 0
9 0 0 1 0 0 1
15 0 0 1 1 1 1
16 0 1 0 0 0 017 0 1 0 0 0 118 0 1 0 0 1 019 0 1 0 0 1 120 0 1 0 1 0 021 0 1 0 1 0 122 0 1 0 1 1 023 0 1 0 1 1 124 0 1 1 0 0 025 0 1 1 0 0 1
31 0 1 1 1 1 1
48 1 1 0 0 0 049 1 1 0 0 0 150 1 1 0 0 1 051 1 1 0 0 1 152 1 1 0 1 0 053 1 1 0 1 0 154 1 1 0 1 1 055 1 1 0 1 1 156 1 1 1 0 0 057 1 1 1 0 0 1
63 1 1 1 1 1 1
sonst
λδT q t+1
0 q t
1 ! q t
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 12© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Schaltbelegungstabelle für 4 Bit- MultipliziererSchaltbelegungstabelle für 4 Bit- Multiplizierer
U b0 V q3 q2 q1 q0 T3 T2 T1 T0 F sl ha hb hc0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1
9 0 0 1 0 0 1 0 0 0 0 1 0 1 1 1
15 0 0 1 1 1 1 1 1 1 1 0 1 1 1 1
16 0 1 0 0 0 0 0 0 0 1 0 0 1 1 017 0 1 0 0 0 1 0 0 1 1 0 0 1 1 018 0 1 0 0 1 0 0 0 0 1 0 0 1 1 019 0 1 0 0 1 1 0 1 1 1 0 0 1 1 020 0 1 0 1 0 0 0 0 0 1 0 0 1 1 021 0 1 0 1 0 1 0 0 1 1 0 0 1 1 022 0 1 0 1 1 0 0 0 0 1 0 0 1 1 023 0 1 0 1 1 1 1 1 1 1 0 0 1 1 024 0 1 1 0 0 0 1 0 0 0 0 0 1 0 125 0 1 1 0 0 1 0 0 0 0 0 1 1 1 1
31 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1
48 1 1 0 0 0 0 0 0 0 1 0 0 0 1 049 1 1 0 0 0 1 0 0 1 1 0 0 0 1 050 1 1 0 0 1 0 0 0 0 1 0 0 0 1 051 1 1 0 0 1 1 0 1 1 1 0 0 0 1 052 1 1 0 1 0 0 0 0 0 1 0 0 0 1 053 1 1 0 1 0 1 0 0 1 1 0 0 0 1 054 1 1 0 1 1 0 0 0 0 1 0 0 0 1 055 1 1 0 1 1 1 1 1 1 1 0 0 0 1 056 1 1 1 0 0 0 1 0 0 0 0 0 1 0 157 1 1 1 0 0 1 0 0 0 0 1 0 1 1 1
63 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
sonst - - - - - - - - -
λδ
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 13© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T3Karnaughplan T3q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
0
11 0
0 0 0 0
0 0 1 0
11 0
0 0 0 0
0 0 1 0
T3 =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 14© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T3Karnaughplan T3q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
0
11 0
0 0 0 0
0 0 1 0
11 0
0 0 0 0
0 0 1 0
T3 = ( q3 * !q0 ) v
( ! V * !q3 ) v
( q2 *q1 * q0 )
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 15© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T2Karnaughplan T2q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
0
0
10 0
0 0 1 0
0 0 1 0
10 0
0 0 1 0
0 0 1 0
T2 =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 16© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T2Karnaughplan T2q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
0
0
10 0
0 0 1 0
0 0 1 0
10 0
0 0 1 0
0 0 1 0
T2 = (q1 * q0 )
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 17© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T1Karnaughplan T1q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
0
0
10 0
0 1 1 0
0 1 1 0
10 0
0 1 1 0
0 1 1 0
T1 =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 18© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T1Karnaughplan T1q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
0
0
10 0
0 1 1 0
0 1 1 0
10 0
0 1 1 0
0 1 1 0
T1 = ( !q3 * q0 ) v ( q1 * q0 )
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 19© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T0Karnaughplan T0q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
0
10 0
1 1 1 1
1 1 1 1
10 0
1 1 1 1
1 1 1 1
T0 =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 20© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan T0Karnaughplan T0q1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
0
10 0
1 1 1 1
1 1 1 1
10 0
1 1 1 1
1 1 1 1
T0 = !q3 v q1
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 21© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan FKarnaughplan Fq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
0
1
1
00 0
0 0 0 0
0 0 0 0
00 1
0 0 0 0
0 0 0 0
F =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 22© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan FKarnaughplan Fq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
0
1
1
00 0
0 0 0 0
0 0 0 0
00 1
0 0 0 0
0 0 0 0
F = ( b0 * q3 * !q1 * q0 ) v ( !V * !q1 )
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 23© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan slKarnaughplan slq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
0
1
10 1
0 0 0 0
0 0 0 0
10 0
0 0 0 0
0 0 0 0
sl =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 24© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan slKarnaughplan slq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
0
1
10 1
0 0 0 0
0 0 0 0
10 0
0 0 0 0
0 0 0 0
sl = ( !b0 V q3 q0 ) v ( q3 q1 )
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 25© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan haKarnaughplan haq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
1
11 1
1 1 1 1
1 1 1 1
11 1
0 0 0 0
0 0 0 0
ha =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 26© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan haKarnaughplan haq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
1
11 1
1 1 1 1
1 1 1 1
11 1
0 0 0 0
0 0 0 0
ha = !b0 v q3
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 27© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan hbKarnaughplan hbq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
1
10 1
1 1 1 1
1 1 1 1
10 1
1 1 1 1
1 1 1 1
hb =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 28© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan hbKarnaughplan hbq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
1
10 1
1 1 1 1
1 1 1 1
10 1
1 1 1 1
1 1 1 1
hb = !q3 v q0
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 29© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan hcKarnaughplan hcq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
1
11 1
0 0 0 0
0 0 0 0
11 1
0 0 0 0
0 0 0 0
hc =
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 30© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Karnaughplan hcKarnaughplan hcq1
b0
28 29 31 30
24 25 27 26
20 21 23 22
16 17 19 18
q0
q2
q3
12 13 15 14
8 9 11 10
4 5 7 6
0 1 3 2
44 45 47 46
40 41 43 42
36 37 39 38
32 33 35 34
V
60 61 63 62
56 57 59 58
52 53 55 54
48 49 51 50
1
1
1
11 1
0 0 0 0
0 0 0 0
11 1
0 0 0 0
0 0 0 0
hc = !V v q3
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 31© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Zusammenfassung der SchaltfunktionenZusammenfassung der Schaltfunktionen
3 3 0 3 2 1 0
2 1 0
1 3 0 1 0
0 3 1
0 3 1 0 1
0 3 0 3 1
0 3
3 0
3
T q q V q q q qT q qT q q q qT q qF b q q q V q
sl b q q q q
ha b qhb q qhc V q
= ∨ ∨== ∨= ∨
= ∨
= ∨
= ∨= ∨
= ∨
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 32© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Logikplan der Steuerung für 4 Bit- MultipliziererLogikplan der Steuerung für 4 Bit- Multiplizierer
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 33© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
SimulationSimulation
14.1 Ablaufsteuerung
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HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 34© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Design der GesamtschaltungDesign der Gesamtschaltung
14.1 Ablaufsteuerung
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HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 35© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Design der Gesamtschaltung Register ( C )Design der Gesamtschaltung Register ( C )
MODULE regc
DECLARATIONStakt PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt"d3..d0 PIN; " Dateneingaenge "y3..y0 PIN ISTYPE 'reg'; " Schieberegisterteil sichtbar"y8..y4 NODE ISTYPE 'reg'; " Schieberegisterteil vergraben"
Q = [y8..y0];QS = [y0,y8..y1];QL = [0,0,0,0,0,d3..d0];
EQUATIONSQ.clk = takt;
WHEN (sl==0) THEN WHEN (halt==1) THEN Q=Q;ELSE Q=QS;
ELSE Q=QL;
END
MODULE regc
DECLARATIONStakt PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt"d3..d0 PIN; " Dateneingaenge "y3..y0 PIN ISTYPE 'reg'; " Schieberegisterteil sichtbar"y8..y4 NODE ISTYPE 'reg'; " Schieberegisterteil vergraben"
Q = [y8..y0];QS = [y0,y8..y1];QL = [0,0,0,0,0,d3..d0];
EQUATIONSQ.clk = takt;
WHEN (sl==0) THEN WHEN (halt==1) THEN Q=Q;ELSE Q=QS;
ELSE Q=QL;
END
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 36© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Design der Gesamtschaltung Register ( B )Design der Gesamtschaltung Register ( B )
MODULE regb
DECLARATIONStakt PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt"ory3210 PIN; " 0 wenn regb==0d3..d0 PIN; " Dateneingaenge "y3..y0 PIN ISTYPE 'reg'; " Schieberegister "
Q = [y3..y0];QS = [0,y3..y1];QL = [d3..d0];
EQUATIONSQ.clk = takt;
ory3210 = y3 # y2 # y1 # y0;
WHEN (sl==0) THEN WHEN (halt==1) THEN Q=Q;ELSE Q=QS;
ELSE Q=QL;END
MODULE regb
DECLARATIONStakt PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt"ory3210 PIN; " 0 wenn regb==0d3..d0 PIN; " Dateneingaenge "y3..y0 PIN ISTYPE 'reg'; " Schieberegister "
Q = [y3..y0];QS = [0,y3..y1];QL = [d3..d0];
EQUATIONSQ.clk = takt;
ory3210 = y3 # y2 # y1 # y0;
WHEN (sl==0) THEN WHEN (halt==1) THEN Q=Q;ELSE Q=QS;
ELSE Q=QL;END
14.1 Ablaufsteuerung
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HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 37© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Design der Gesamtschaltung Register ( AC )Design der Gesamtschaltung Register ( AC )
MODULE regacc
DECLARATIONStakt PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt "din PIN;y7..y0 PIN ISTYPE 'reg'; " Schieberegister"
Q = [y7..y0];QS = [din,y7..y1];QL = [0,0,0,0,0,0,0,0];
EQUATIONSQ.clk = takt;
WHEN (sl==0) THEN WHEN (halt==1) THEN Q=Q;ELSE Q=QS;
ELSE Q=QL;END
MODULE regacc
DECLARATIONStakt PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt "din PIN;y7..y0 PIN ISTYPE 'reg'; " Schieberegister"
Q = [y7..y0];QS = [din,y7..y1];QL = [0,0,0,0,0,0,0,0];
EQUATIONSQ.clk = takt;
WHEN (sl==0) THEN WHEN (halt==1) THEN Q=Q;ELSE Q=QS;
ELSE Q=QL;END
14.1 Ablaufsteuerung
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HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 38© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Design der Gesamtschaltung Register ( U )Design der Gesamtschaltung Register ( U )
MODULE regu
DECLARATIONStakt, din PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt "dout PIN ISTYPE 'reg'; " D - FF "
EQUATIONSdout.clk = takt;
WHEN (sl==0) THEN WHEN (halt==0) THEN dout=din;ELSE dout=dout;
ELSE dout=0;END
MODULE regu
DECLARATIONStakt, din PIN;sl PIN; " 0-schieben 1-laden"halt PIN; " 0-run 1-halt "dout PIN ISTYPE 'reg'; " D - FF "
EQUATIONSdout.clk = takt;
WHEN (sl==0) THEN WHEN (halt==0) THEN dout=din;ELSE dout=dout;
ELSE dout=0;END
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 39© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Design der Gesamtschaltung AdderDesign der Gesamtschaltung Adder
MODULE adder
DECLARATIONSa,b,ui PIN;s,uo PIN ISTYPE 'com';
TRUTH_TABLE([ui,a,b]->[uo,s])[0,0,0]->[0,0];[0,0,1]->[0,1];[0,1,0]->[0,1];[0,1,1]->[1,0];[1,0,0]->[0,1];[1,0,1]->[1,0];[1,1,0]->[1,0];[1,1,1]->[1,1];
END
MODULE adder
DECLARATIONSa,b,ui PIN;s,uo PIN ISTYPE 'com';
TRUTH_TABLE([ui,a,b]->[uo,s])[0,0,0]->[0,0];[0,0,1]->[0,1];[0,1,0]->[0,1];[0,1,1]->[1,0];[1,0,0]->[0,1];[1,0,1]->[1,0];[1,1,0]->[1,0];[1,1,1]->[1,1];
END
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 40© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Gesamtschaltung; Steuerung als ZustandsübergangsgleichungenGesamtschaltung; Steuerung als Zustandsübergangsgleichungen
EQUATIONSZ.clk = takt;Z.ap = start;
STATE_DIAGRAM Z
STATE Z0:IF X3 THEN Z1 WITH YacIF X1 THEN Z1 WITH YcIF X0 THEN Z9 WITH Yfertig
STATE Z1:IF X3 THEN Z2 WITH YacIF X1 THEN Z2 WITH Yc
STATE Z8:IF X3 THEN Z0 WITH YbIF X1 THEN Z0 WITH Yb
STATE Z9:IF X3 THEN Z9 WITH YfertigIF X1 THEN Z9 WITH YfertigIF X0 THEN Z9 WITH Yfertig
STATE Z15:IF X3 THEN Z0 WITH YstartIF X1 THEN Z0 WITH YstartIF X0 THEN Z0 WITH Ystart
END
EQUATIONSZ.clk = takt;Z.ap = start;
STATE_DIAGRAM Z
STATE Z0:IF X3 THEN Z1 WITH YacIF X1 THEN Z1 WITH YcIF X0 THEN Z9 WITH Yfertig
STATE Z1:IF X3 THEN Z2 WITH YacIF X1 THEN Z2 WITH Yc
STATE Z8:IF X3 THEN Z0 WITH YbIF X1 THEN Z0 WITH Yb
STATE Z9:IF X3 THEN Z9 WITH YfertigIF X1 THEN Z9 WITH YfertigIF X0 THEN Z9 WITH Yfertig
STATE Z15:IF X3 THEN Z0 WITH YstartIF X1 THEN Z0 WITH YstartIF X0 THEN Z0 WITH Ystart
END
MODULE steuerDECLARATIONSTakt, start PIN;Regb0, b0 PIN; sl PIN ISTYPE 'com'; halta PIN ISTYPE 'com'; haltb PIN ISTYPE 'com'; haltc PIN ISTYPE 'com'; fertig PIN ISTYPE 'com'; q3..q0 NODE ISTYPE 'reg';
" ---Eingangsbuchstaben--- "X = [b0,regb0];X0 MACRO {(X == [0,0])}; X1 MACRO {(X == [0,1])}; X3 MACRO {(X == [1,1])};
" ---Zustandsbuchstaben--- “Z = [q3,q2,q1,q0];Z0 = [0,0,0,0];..Z15 = [1,1,1,1];
" ---Ausgangsbuchstaben--- "Y = [fertig,sl,halta,haltb,haltc];Ystart MACRO {Y=[0,1,1,1,1];};Yfertig MACRO {Y=[1,0,1,1,1];}; Yb MACRO {Y=[0,0,1,0,1];};Yc MACRO {Y=[0,0,1,1,0];};Yac MACRO {Y=[0,0,0,1,0];};
MODULE steuerDECLARATIONSTakt, start PIN;Regb0, b0 PIN; sl PIN ISTYPE 'com'; halta PIN ISTYPE 'com'; haltb PIN ISTYPE 'com'; haltc PIN ISTYPE 'com'; fertig PIN ISTYPE 'com'; q3..q0 NODE ISTYPE 'reg';
" ---Eingangsbuchstaben--- "X = [b0,regb0];X0 MACRO {(X == [0,0])}; X1 MACRO {(X == [0,1])}; X3 MACRO {(X == [1,1])};
" ---Zustandsbuchstaben--- “Z = [q3,q2,q1,q0];Z0 = [0,0,0,0];..Z15 = [1,1,1,1];
" ---Ausgangsbuchstaben--- "Y = [fertig,sl,halta,haltb,haltc];Ystart MACRO {Y=[0,1,1,1,1];};Yfertig MACRO {Y=[1,0,1,1,1];}; Yb MACRO {Y=[0,0,1,0,1];};Yc MACRO {Y=[0,0,1,1,0];};Yac MACRO {Y=[0,0,0,1,0];};
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 41© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Gesamtschaltung; Steuerung als Boolesche GleichungenGesamtschaltung; Steuerung als Boolesche Gleichungen
MODULE steuer
DECLARATIONStakt PIN;regb0 PIN; b0 PIN; start PIN;sl PIN ISTYPE 'com';halta PIN ISTYPE 'com';haltb PIN ISTYPE 'com';haltc PIN ISTYPE 'com'; fertig PIN ISTYPE 'com'; q3..q0 NODE ISTYPE 'reg';
Z = [q3,q2,q1,q0];
EQUATIONSZ.clk = takt;Z.ap = start;q0.t = !q3 # q1;q1.t = !q3 & q0 # q1 & q0;q2.t = q1 b0 & q3 & !q1 & q0 # !regb0 & !q1;sl = !b0 & q0 ;q3.t = q3 & !q0 # !regb0 & !q3 # q2 & q1 & q0;fertig = & regb0 & q3 & q0 # q3 & q1;halta = !b0 # q3;haltb = !q3 # q0;haltc = !regb0 # q3;END
MODULE steuer
DECLARATIONStakt PIN;regb0 PIN; b0 PIN; start PIN;sl PIN ISTYPE 'com';halta PIN ISTYPE 'com';haltb PIN ISTYPE 'com';haltc PIN ISTYPE 'com'; fertig PIN ISTYPE 'com'; q3..q0 NODE ISTYPE 'reg';
Z = [q3,q2,q1,q0];
EQUATIONSZ.clk = takt;Z.ap = start;q0.t = !q3 # q1;q1.t = !q3 & q0 # q1 & q0;q2.t = q1 b0 & q3 & !q1 & q0 # !regb0 & !q1;sl = !b0 & q0 ;q3.t = q3 & !q0 # !regb0 & !q3 # q2 & q1 & q0;fertig = & regb0 & q3 & q0 # q3 & q1;halta = !b0 # q3;haltb = !q3 # q0;haltc = !regb0 # q3;END
14.1 Ablaufsteuerung
Digitale Systeme
HS Mittweida Fachbereich Informationstechnik & Elektrotechnik Lehrgruppe Digitaltechnik Prof.Dr.-Ing.habil. Pfahlbusch 42© Prof.Dr.-Ing.habil.H.Pfahlbusch 20. September 2001
Simulation am Beispiel 7 * 5 = 35Simulation am Beispiel 7 * 5 = 35