lab1 digilent pegasus español
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UNIVERSIDAD FRANCISCO DE PAULA SANTANDER
MANUAL DE REFERENCIA TARJETA DIGILENT
PEGASUS
17/03/2011
La placa que se va utilizar en las prácticas es el modelo PEGASUS de DIGILENT. Con ellas se consigue una plataforma de desarrollo basada en FPGAs de Xilinx y que proporciona un conjunto de periféricos de uso común tales como LEDs, pulsadores, displays de 7 segmentos o switches (interruptores). A continuación se va a realizar una breve descripción de la placa enfocada al empleo que se va a hacer en el transcurso de la materia.
JORGE ORLANDO SANDOVAL ALVAREZ
CODIGO 0160948
12 pages Doc: 50 0-223
2.5VDC
regulator Clock
(5 0 MHz )
3.3VDC regulator
JT
AG
DDiiggiilleenntt PPeeggaassuuss BBooaarrdd MMaannuuaall ddee RReeffeerreenncciiaa w w w . d i g i l e n t i n c . c o m ™
Revision: August 11, 2005 215 E Main Suite D | Pullman, WA 99163
(509) 334 6306 Voice and Fax
Informacion general
La placa de circuito de Pegasus proporciona una plataforma de desarrollo de circuito completo centrada en una Spartan 2 FPGA de Xilinx. Pegasus incluye:
Power
jack
5-9VDC
Config
ROM
Expansion Connectors
A1
A2
B1
Una compuerta de 50K de Xilinx Spartan 2
FPGA con puertas de 50K y operación de 200 MHz (también está disponible una versión de puerta de 200K)
una plataforma de Xilinx XCF01S Flash ROM (XCF02S para la versión de puerta de 200 K)
Xilinx Spartan2 XC2S50-PQ208 8 LEDs
VGA
Port
un conjunto de dispositivos de E/s, incluyendo ocho LEDs, pantalla de siete segmentos de cuatro dígitos, cuatro
pulsadores y ocho interruptores deslizables
4 7-seg.
displays
4 buttons 8 switches PS2 Port
un oscilador de 50 MHz y un socket para un segundo oscilador
puertos PS/2 y VGA
señales E/s 96 a tres conectores estándar de 40 pines de expansión
todas las señales de E/s tienen ESD y
protección de cortocircuito
un puerto de programación JTAG.
La tarjeta Pegasus ha sido diseñado para funcionar perfectamente con todas las versiones de la SIE herramientas CAD Xilinx, que incluye las
herramientas gratuitas disponibles WebPack de Xilinx Una creciente colección de tablas de bajo costo de expansión se puede utilizar con la tarjeta
de Pegasus para añadir capacidades de E/S analógicas y digitales, así como varios puertos de datos como Ethernet y USB. La tarjeta Pegasus
cuenta con una fuente de alimentación y cable de programación, por lo que los diseños pueden aplicarse de inmediato sin necesidad de ningún
hardware adicional.
Figure 1. Pegasus circuit board block diagram
Descripción funcional
La tarjeta Pegasus proporciona una plataforma economica, robusta y fácil de utilizar que
cualquiera puede usar para adquirir experiencia con los dispositivos FPGA y los métodos modernos de diseño. La tarjeta Pegasus se basa en la
Spartan FPGA 2, y contiene todos los circuitos de apoyo necesarios para los diseños se pueden poner en marcha rápidamente. La gran colección
de dispositivos E / S integrados permite que muchos de los diseños sean completados sin necesitar de otros componentes. Tres conectores
de expansión estándar permiten diseños para crecer más allá de la placa Pegasus, ya sea con tablas diseñadas por el usuario o cualquier otro de
análoga varias y digitales / o juntas que ofrece Digilent. Cada conector de expansión prevé un sistema de tensión y 32 únicas señales E / S, con
todas las señales E /S protegidas contra el daño de la ESD y conexiones de circuito corto. Las señales JTAG están direccionados a dos
conectores de expansión, permite a los órganos periféricos de la unidad la cadena de la exploración o que se configura, junto con la FPGA Spartan. La
colección integrada de los dispositivos de entrada-salida y la protección de las redes de la señal de que la junta Pegasus ideal para entornos
educativos.
Pegasus Reference Manual Digilent, Inc. ™
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Po
rt 3
B1
JTAG Puertos y configuración de dispositivos El Spartan FPGA 2, el XCF01S Plataforma Flash
ROM, y todos los dispositivos programables en los tablones de periféricos conectados a la placa Pegasus se puede programar a través de los
puertos JTAG. La cadena de la exploración de JTAG es enviada desde el conector JTAG primaria (puerto 1) a la FPGA, la plataforma Flash, y dos
puertos de conexión como se muestra en la Figura 2. El puerto principal de configuración (Puerto 1) utiliza un estándar de pines JTAG encabezado 6
(J6) que puede acomodar JTAG3 cable Digilent (o los cables de Xilinx o de otros proveedores). Los otros dos puertos JTAG bi-direccionales están
disponibles en los conectores de expansión A1 y B1. Si no hay tableros periféricos presentes en estos conectores, un búfer en el placa de Pegasus
los elimina de la cadena JTAG. Si una junta periférica con un dispositivo
programable JTAG se adjunta, la cadena de la exploración es expulsado el conector de expansión para que el dispositivo se puede
configurar. Si un módulo de puertos Digilent está conectado a A1 o B1, a continuación, el módulo de puerto puede manejar la cadena JTAG para
programar todos los dispositivos en la cadena de la exploración.
Los módulos de puertos incluyen Ethernet, USB, paralelo EPP, y los módulos en serie. (Ver www.digilentinc.com para más información). Para
los módulos de puerto para conducir la cadena JTAG, un puente debe estar instalado en el conector JTAG primaria a través de la TDO y pines
TDI.
Port 2
A1 A2
JTAG connector
Programming
y luego ejecutar el "auto-detect" característica del software de configuración. El software de
configuración identifica todos los dispositivos en la cadena de exploración y, a continuación de cada dispositivo puede ser anulada o programada con un
archivo de configuración adecuado. Tenga en cuenta que tanto la FPGA y Plataforma Flash ROM siempre aparecerá en la cadena de la exploración.
Si la Plataforma Flash ROM se carga con un archivo de configuración de la FPGA, la FPGA se carga ese archivo en el poder-sobre si los puentes se cargan
en las tres posiciones de J4 (M2, M1 y M0).
Fuentes de alimentación
La tarjeta Pegasus requiere una fuente de alimentación de 5V regulada (que se suministra con un regulador de pared de alimentación de 5V).
Si una tensión de alimentación superior se utiliza, el tablero Pegasus puede sufrir daños permanentes. La fuente de alimentación está
conectado a la placa Pegasus OD de 5,5 mm, 2,5 mm ID positiva toma de poder del centro. La fuente de 5V de la toma de alimentación está conectado
directamente al suministro de VCCIO que impulsa las señales E / S de la FPGA, y un regulador de 2,5 V que proporciona los el voltaje principal de la
spartan 2 Vcore.
La corriente total de la tarjeta depende de la configuración de la FPGA, frecuencia de reloj, y las
conexiones externas. In test circuits with roughly 20K gates routed, a 50MHz clock source, and all LEDs illuminated, approximately 200mA +/- En los circuitos
de prueba con unos 20K puertas enrutadas, una fuente de reloj de 50MHz, y todos los LEDs de iluminación, de aproximadamente 200 mA + / - 30%
de la corriente de suministro se extrae de la fuente de 2.5V, y aproximadamente 100 mA se extrae de la fuente de 5V.. Corriente necesaria aumentará si hay
tableros periféricos están conectados. La tarjeta Pegasus utiliza un PCB de cuatro capas, con las capas interiores dedicados a planos VCC y
GND. La mayor parte del plano VCC está en 5V, con una isla en la FPGA a 2.5V. La FPGA y los circuitos integrados en el tablero tienen
mode select
jumpers
(Port 1)
Spartan 2E
PQ 208
Platform
Flash condensadores de 0.047uF colocados tan cerca como es posible de cada pin VCC. La fuente de alimentación de enrutamiento y condensadores
resulta en un suministro de energía muy limpia, con bajo nivel de ruido.
Figure 2. JTAG signal routing on Pegasus
To program the Pegasus board from the primary port, first power on the Pegasus board, then connect it to the PC with a JTAG cable,
Osciladores La Pegasus proporciona un oscilador de 50MHz primaria SMD y un zócalo para un segundo oscilador.
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El oscilador principal se conecta a la entrada GLK1 del Spartan 2 (pin 77) y el oscilador de
secundaria está conectado a GCLK2 (pin 182). Las dos entradas de reloj puede conducir un DLL en el Spartan 2, lo que permite una amplia gama
de frecuencias internas hasta cuatro veces mayor que las señales de reloj externo. Cualquier oscilador 5V en un tamaño de paquete DIP de la
mitad se pueden cargar en la toma de oscilador secundario.
Pulsadores, interruptores deslizantes, y LED Cuatro botones y ocho interruptores deslizantes se proporcionan para entradas del circuito. Pulsador
Display 7 segmentos
La tarjeta Pegasus contiene un display 7 segmentos de cuatro digitos de ánodo común. La pantalla es multiplexada, por lo que sólo existen
siete señales del cátodo para conducir los 28 segmentos en la pantalla. Cuatro dígitos a habilitar las señales de impulsión de los ánodos comunes y
estas señales determinar qué dígitos las señales del cátodo se ilumina.
Anodes are connected via transistors for greater current
Vdd
De entradas estan normalmente, se accionan de
alta sólo cuando el botón se presiona. Interruptores deslizantes generan entradas constantes altas o bajas dependiendo de su posición. Las entradas
de pulsador utilizan las redes RC para proporcionar rebote nominal y protección ESD. Las entradas de los interruptores deslizantes usan solo
una resistencia en serie para protección.
AN3 AN2 AN1 AN0
Ocho LED se proporcionan para salidas del circuito. Los ánodos de LED son conducidos
directamente de la FPGA a través de resistencias de 470 ohm, y los cátodos están conectados directamente a tierra. Un noveno LED se presenta
como una de LED, y una décima LED indica el estado de programación JTAG potencia.
3.3V
4.7K ohms
To FPGA
4.7K
a b c d e f g dp
Cathodes are connected to
Xilinx device via 100Ω resistors
Figure 4. Common anode Sseg display
Los siete ánodos de cada dígito de LED están conectados entre sí en un circuito de ánodo "nodo
común". La pantalla tiene cuatro nodos, tales llamado An0 - AN3, y las señales que conducen a estos nodos de servir como facilitadores dígitos.
Conducir una baja señal de ánodo permite el dígito correspondiente. Los cátodos de segmentos similares en las cuatro pantallas están conectadas
en siete nodos de circuitos etiquetados CA a través ohms
Pushbuttons
0.1uF de CG. Conducción del cátodo señales de baja se ilumina segmentos en cualquier dígito cuyas cifras
permiten es baja.
3.3V
Slide switches
4.7K
ohms
To FPGA
a
f g b
e c
Common anode
From
FPGA
LEDs
390 ohms
d a f g e d c b
Figure 5. Common anode detail
Figure 3. Pushbutton, slide switch, and LED circuits
Este esquema de conexión crea una pantalla
multiplexada donde la conducción de las señales del ánodo y correspondiente patrón del cátodo de cada digito en
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una repetición, continua sucesión puede crear la apariencia de un display de cuatro dígitos. Cada
uno de los cuatro dígitos aparecerá brillante y permanece encendido permanentemente si las señales que habilitan los dígitos están estado bajo
una vez cada 1 a 16 ms (para una frecuencia de refresco de 60Hz a 1KHz). Por ejemplo, en un sistema de refresco de 60Hz, cada dígito se
ilumina de una cuarta parte del ciclo de actualización, o de 4 ms. El controlador debe
La tarjeta Pegasus incluye un conector mini-DIN de 6 pines con capacidad para un ratón o teclado con conexión PS/2. Un puente en la placa Pegasus (J9)
puede ser configurado para proporcionar 5V a la puerto PS / 2, o una fuente externa puede ser conectada a la "PS2VCC" pin de J9 (algunos
dispositivos PS / 2 requieren 5V para funcionar correctamente).
asegurar que el patrón del cátodo correcta está
presente cuando la señal del ánodo correspondiente se conduce.
Pin 2
Pin 1
PS/2 Power Pin Definitions
AN0
Refresh period = 1ms to 16ms
Digit period = Refresh / 4
2 1
4 3 6 5
Pin 6
Pin 5
1 Data
2 Reserved
3 GND
4 Vdd
AN1
PS2 Connector
Bottom-up
hole pattern
5 Clock
6 Reserved
AN2
AN3
Digit 0
Digit 1 Digit 2 Digit 3
Figure 8. PS/2 connecti ons
El protocolo PS / 2 utiliza una interfaz de cable bi-
direccional de dos alambres, que incluye una
serie de datos y una señal de reloj (la dirección de
los datos del teclado se utilizan para enviar los
Figure 6. Sseg signal timing
Para ilustrar el proceso, si An0 es impulsado bajo
mientras CB y CC se conducen bajo, entonces un "1" se mostrará en la posición del dígito 0. Entonces, si se conduce bajo AN1 mientras CA,
CB y CC se conducen bajo, entonces un "7" se muestra en posición de dígito 1. Si An0 y CB, CC se conduce bajo de 4 ms, a continuación, AN1 y
CA, CB, CC se conduce bajo de 4 ms en una sucesión sin fin, la pantalla mostrará "71" en la derecha dos dígitos.
Digit Cathode Signals
Show n a b c d e f g
0 0 0 0 0 0 0 1
1 1 0 0 1 1 1 1
2 0 0 1 0 0 1 0
3 0 0 0 0 1 1 0
4 1 0 0 1 1 0 0
5 0 1 0 0 1 0 0
6 0 1 0 0 0 0 0
7 0 0 0 1 1 1 1
8 0 0 0 0 0 0 0
9 0 0 0 1 1 0 0
Figure 7. Cathode patterns for decimal digi ts
Puerto PS/2
Datos de estado LED. Los circuitos de controladores en ambos extremos de las señales del reloj y los datos de uso de colector abierto con 10K pull-ups.
Las señales son sólo impulsada cuando una tecla es presionada activa (o cuando el anfitrión se activa el envío de datos de estado LED). Si el dispositivo PS /
2 sólo se utiliza como dispositivo de entrada, entonces, el sistema de acogida sólo puede usar búferes de entrada. (Colector buffers abiertos no son
obligatorios). Los dispositivos de ratón y teclado PS/2 usan palabras de 11 bits de datos que incluyen un bit de inicio, ocho bits de datos y bit de paridad impar, y un
bit de parada. Los tiempos de datos se muestran en la siguiente figura. El teclado utiliza paquetes de ocho bits de datos que se organizan de manera diferente,
el teclado envía códigos clave de ocho bits, y el ratón envía tres elementos de ocho bits de datos para definir los movimientos relativos del ratón.
Teclado Cada tecla tiene una, único código de exploración
que se envía cada vez que la tecla correspondiente se presiona. Si una clave es continua durante más de 570ms, su código de exploración se repite cada
104ms (pero el intervalo de tiempo entre la segunda y la primera transmisión del mismo código es
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570ms). Al soltar una tecla que se pulsa durante más de 570ms, un "F0" código de seguimiento es
enviado, inmediatamente seguida de la tecla de escanear el código. Si una clave puede ser "cambiada" para producir un nuevo carácter
(como una letra mayúscula), entonces el carácter de cambio se envía antes de que la clave de código de la exploración. Algunas claves,
llamadas teclas extendidas, envían un "E0" de ventaja sobre el código de exploración (y pueden enviar más de un código de exploración). When
an extended key is released, an “E0 F0” key-up code is sent, followed by the scan code. Cuando una tecla extendida es puesta en libertad, un "E0
F0" el código de seguimiento se envía, seguido por el código de exploración. Las señales de los tiempos y los códigos de exploración para la
mayoría de las teclas se muestran en la siguiente figura. Un dispositivo puede también enviar datos al teclado. A continuación se muestra una breve lista de algunos comandos utilizados con frecuencia. ED conjunto Bloq Num, Bloq Mayus y LED de bloquedo de desplazamiento. Despues de recibir un “ED”, el teclado regresa un “FA”. Entonces, el host envía un byte para establecer el estado del LED: bit 0 conjuntos Scroll Lock, el bit 1 establece Bloq Num, y poco fija el 2 de bloqueo de mayúsculas. Los bits 3-7 se ignoran.
EE Eco. Al recibir un commando echo, el teclado responde con EE. F3 Ajuste de velocidad de repetición de código. El teclado acusa recibo de una F3 devolviendo un FA, tras lo cual el host envia un Segundo byte para definir la velocidad de repetición. FE Reenviar. Sobre la recepción de FE, el teclado
reenvía el último código enviado FF Reset. Restablece el teclado. El teclado debe enviar los datos al servidor sólo cuando los datos y las líneas de reloj son de alta (o inactivo). Dado que el anfitrión es el "maestro
del bus", el teclado debe comprobar para ver si el host está enviando datos antes de conducir el bus. Para facilitar esto, la línea de reloj puede ser
usado como una señal "claro a enviar". Si el host tira de la l ínea baja del reloj, el teclado no debe enviar ningún dato hasta que el reloj es puesto en
libertad. Mouse
El ratón produce una señal de reloj y datos cuando se mueve, de lo contrario, estas señales
Edge 0 TCK TCK
Edge 10
CLK TSU THLD
DATA
'0 ' start bit '1 ' stop bit
Symbol Parameter Min Max
TC K Clock time 30us 50us
TSU Data-to-clock setup time 5us 25us THLD Clock-to-data hold time 5us 25us
~3.1ms ~570ms ~104ms
Timing for a two-byte scan code
Scan code repeat timing (key pressed and held)
Figure 9. PS/2 ti mings
permanecen en la lógica "1". Cada vez que el ratón es
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movido, tres palabras de 11 bits se envían desde el ratón al dispositivo del anfitrión. Cada una de
las palabras de 11 bits, contiene un bit "0" de inicio, seguido de ocho bits de datos (LSB primero), seguido por un bit de paridad par, y
terminado con un 1 bit de parada. Así, cada transmisión de datos contiene 33 bits, donde los bits 0, 11 y 22 son "0" bits de inicio, y los bits 10,
21 y 32 son "1" bits de parada. Los tres campos de datos de 8 bits contienen los datos de movimiento, como se muestra a continuación. Los
datos son válidos en el límite de bajada del reloj, y el período de reloj es de 20 a 30KHz.
El ratón supone un sistema de coordenadas
relativo en donde moviendo el ratón a la derecha genera un número positivo en el campo X, y moviendo a la izquierda genera un número
negativo. Del mismo modo, mover el ratón hacia arriba genera un número positivo en el campo de
Y, y moviéndose hacia abajo representa un número negativo (los bits de YS y XS en el byte de estado son los bits de signo - un '1 'indica un
número negativo). La magnitud de los números de X y Y representa la tasa de movimiento del ratón, cuanto mayor sea el número, más rápido
se mueve el mouse (los bits XV y YV en el byte de estado son desbordamiento de indicadores del movimiento, un medio de desbordamiento "1" se
ha producido). Si el ratón se mueve continuamente, la transmisión de 33 bits se repiten cada 50 ms o menos. Los campos L y R
en el byte de estado indican la izquierda y la derecha presiona el botón (un '1 'indica el botón está pulsado)
Mouse status byte X direction byte Y direction byte
1 0 L R 0 1 XS YS XY YY P 1 0 X0 X1 X2 X3 X4 X5 X6 X7 P 1 0 Y 0 Y1 Y2 Y3 Y4 Y 5 Y6 Y7 P 1
Idle state
Start bit Stop bit Start bit
Stop bit Start bit
Stop bit
Idle state
Figure 10. PS/2 mouse data
Puerto VGA
Las cinco señales VGA estándar de color rojo (R), verde (G), azul (B), sincronización horizontal (HS), y sinc. vertical (VS) se encaminan por los pines de la FPGA para el conector VGA. Las señales de color pasan a través de resistencias de 270 ohmios en la tarjeta Pegasus para crear una resistencia del divisor con 75 – ohmios de terminación de cable VGA. Esto limita el voltaje en el conector VGA a la especificada 0 V (completamente apagado) a 0,7 V (completamente a) alcance. Este sistema de color de tres bits permite 8 colores diferentes, como se muestra en la tabla
Color Red Green Blue
Black 0 0 0
Blue 0 0 1 Green 0 1 0
Cyan 0 1 1 Red 1 0 0
Purple 1 0 1 Yellow 1 1 0
White 1 1 1
Table 1. Three-bit color system
Sistema de pantalla CRT El tubo de rayos catódicos (CRT) basado en pantallas VGA uso de amplitud modulada, moviendo los haces de electrones (o rayos catódicos) para
mostrar información en una pantalla recubierta de fós foro. Las pantallas LCD utilizan una serie de interruptores que pueden imponer un voltaje a través
de una pequeña cantidad de cristal líquido, cambiando así la permitividad de luz a través del cristal de un píxel por píxel. Aunque la siguiente
descripción se limita a los monitores CRT, pantallas LCD han evolucionado para usar los mismo tiempos de señal que las pantallas CRT (para las "señales"
tratadas a continuación se refiere tanto a los monitores CRT y LCD). Los monitores CRT usan tres haces de electrones (uno para rojo, uno para el azul, y uno para el verde)
para dinamizar el fós foro que recubre la parte interna del extremo de la pantalla de un tubo de rayos catódicos (ver dibujo). Los haces de
electrones emanan de cañones de electrones, los cuales son cátodos finamente climatizados ubicados en las proximidades de una placa anular cargada
positivamente llamada "rejilla".
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La fuerza electrostática impuesta por la red aleja los rayos de los electrones energizados respecto a la
corriente en los cátodos. Estos rayos catódicos son inicialmente acelerados hacia la red, pero no tardan en caer bajo la influencia de la alta fuerza
electrostática que resulta del integro a la superficie de la pantalla de fós foro de la CRT estando cargada a 20 kV (o más). Los rayos de part ículas se concentran en
un haz fino que pasan por el centro de las redes, y luego se aceleran para impactar en la pantalla recubierta de fósforo. La superficie de fósforo brilla
intensamente en el punto de impacto, y el fósforo que sigue se ilumine por unos varios cientos de microsegundos después de que el haz se elimina.
Cuanto mayor sea la alimentación de corriente en el cátodo, más brillante se torna el fósforo.
Entre la red y la superficie de la pantalla, el haz pasa
a través del cuello de la CRT en la que dos bobinas de alambre producen campos electromagnéticos ortogonales. Because cathode rays are composed of
charged particles (electrons), they can be deflected by these magnetic fields. Debido a que los rayos catódicos están formados por partículas cargadas
(electrones), pueden ser desviadas por los campos magnéticos. La corriente en forma de ondas se transmiten a través de las bobinas para producir campos magnéticos que interactúan con los rayos
catódicos y hacer que atravesar la superficie de la pantalla en una "trama" de patrones, horizontal, de izquierda a derecha y verticalmente de arriba hacia
abajo. Como el rayo catódico se mueve sobre la
Anode (entire screen)
Cathode ray tube
Deflection c oil s
superficie de la pantalla, la corriente enviada a los cañones de electrones puede ser aumentado o
disminuido para cambiar el brillo de la pantalla en el punto de impacto de rayos catódicos. La información sólo se muestra cuando el haz se mueve hacia
"adelante" de la dirección (de izquierda a derecha y de arriba a abajo), y no durante el tiempo que el haz se restablece de nuevo hasta el borde superior
izquierdo de la pantalla. La mayor parte del tiempo de visualización potencial se pierde en “blanqueo” los períodos cuando el haz se restablece y se estabiliza
para comenzar un nuevo paso vertical u horizontal por la pantalla.
El tamaño de los rayos, la frecuencia con que se puede rastrear el haz a través de la pantalla, y la frecuencia con la que el haz de electrones puede ser
modulado determinar la resolución de la pantalla. Modernos monitores VGA pueden alojar diferentes resoluciones, y un circuito controlador de VGA dicta la
resolución mediante la producción de señales de temporización para controlar los patrones de trama. El controlador debe producir pulsos de sincronización en
5V para ajustar la frecuencia con la que la corriente fluye a través de las bobinas de deflexión, y que éste debe garantizar que los datos de vídeo se aplica a los
cañones de electrones en el momento correcto.
La trama de video de las pantallas definen una serie
de "filas" que se corresponde con el número de pases horizontales que el cátodo hace al sobre la zona de exposición, y un numero de "columnas" que
corresponde a un área en cada fila que se asigna a un "elemento de imagen" o píxel. Las pantallas típicas usan de
Tubo de rayos catódicos pantalla del sistema
Cathode ray
Grid Electron guns
(Red, Blue, Green)
R,G,B signals (to guns)
deflection
control
grid
control
gun
control
Sync signals
VGA cable
High voltage supply (>20kV) Control board (to deflection control)
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Symbol
Parameter
Vertical Sync Horizontal Sync Time Clocks Lines Time Clocks
TS Sync pulse time 16 .7ms 416 ,800 521 32 us 800
Tdisp Display time 15. 36ms 384 ,000 480 25 .6 us 640 T p Pulse w idth 64 us 1,600 2 3.84 us 96 T
f p Front porch 320 us 8,000 10 640 ns 16 T
bp Back porch 928 us 23, 200 29 1.92 us 48
240 a 1200 filas y 320 a 1600 columnas. El tamaño total de una pantalla, y el número de filas
y columnas determina el tamaño de cada píxel.
Los datos de video normalmente proviene de un
refresco de memoria de vídeo, con uno o más bytes asignados a cada posición de píxel (la junta DIO4 utiliza tres bits por píxel). El controlador debe
referenciar en memoria de vídeo como los rayos se mueven por la pantalla, y recuperar y aplicar los datos de vídeo a la pantalla en el preciso
momento en que el haz de electrones se mueve a través de un pixel dado. VGA sistemas de temporización
La señal de los tiempos VGA se especifican, publicado, con derechos de autor, y vendido por la
organización VESA (www.vesa.org ). El siguiente sistema de información de la sincronización VGA se proporciona como un ejemplo de cómo un
monitor VGA puede ser utilizado en modo 640 por 480. Para una información más precisa, o para obtener información sobre las frecuencias más
altas VGA, consulte el sitio web de VESA arriba. Un circuito controlador VGA debe generar el HS y
la sincronización de señales de VS y coordinar la entrega de datos de video basado en el reloj de píxeles. El reloj de píxeles define el tiempo
disponible para mostrar un píxel de la información. La señal de VS define la frecuencia de "refrescar" de la pantalla, es decir, la frecuencia con la que
toda la información sobre
la pantalla se vuelve a dibujar. La frecuencia de
actualización mínima es una función de pantalla de
fósforo y la intensidad del haz de electrones, con
frecuencias de refresco prácticas que caen en el
rango de 50Hz a 120Hz.
El número de líneas que se mostrarán en una frecuencia de actualización propuesta define la frecuencia horizontal “retraso”. Para una de 640 píxeles por 480 filas muestra un reloj de pixeles 25MHz y una actualización de 60 + /-1H, la cadencia de las señales se muestra en la siguiente tabla. Tiempos de ancho de pulso de sincronización y los intervalos de porche frontal y posterior (intervalos de porche son los pre-y el pulso de los tiempos de sincronización con puestos en los que la información no se puede mostrar) se basan en observaciones tomadas de las pantallas VGA.
Un circuito controlador de VGA decodifica la salida de un contador de sincronización horizontal impulsado por el reloj de píxeles para generar la señal de los tiempos del HS. Este contador puede ser utilizado para localizar cualquier lugar de píxeles en una fila determinada. Del mismo modo, la salida de un contador de sincronización vertical que aumenta con cada pulso del HS, se puede utilizar para generar la señal de los tiempos VS, y este contador se puede utilizar para localizar cualquier fila determinada. Estos dos contadores funcionando continuamente pueden ser usados para formar una dirección en la RAM de vídeo. No hay relación de tiempo entre el inicio del pulso HS y el inicio del pulso de VS se especifica, por lo que el diseñador puede organizar los contadores para formar fácilmente direcciones de RAM de vídeo, o reducir al mínimo
T
S
Td i s p T
f p
w
T p
w
T
bp
HS
Zero
Detect
Set Zero
CE Detect
Set VS
Horizontal
Counter
Horizontal
Synch
Vertical
Counter
Vertical
Synch
3.84us
Detect
Reset 64us
Detect
Reset
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la decodificacion lógica de generación de pulsos de
sincronización. Conectores de Expansion
Conector de 40 Pines
Tres conectores de expansión marcados A1, A2 y B1 están disponibles en la tarjeta Pegasus. Estos
conectores de enchufe hembra se aparean con 100 millones espaciados, 2x20 encabezados de ángulo recto (disponible en la mayoría de los
distribuidores). Los tres conectores tienen GND en el pin 1, VU en el pin 2, y 5 V en el pin 3. Los pines 4-35 enruta a señales E/s de la FPGA, y los pines
36- 40 están reservados para JTAG y / o señales de reloj (ver Figura 13).
Cada uno de los conectores de expansión
proporcionan 32 señales únicas de E/s. Estas
señales se han agrupado en tres tipos diferentes
de buses a efectos de documentación, y para
facilitar las comunicaciones con tarjetas externas.
Los 18 pines mas bajos (pines 4-21) de los
conectores A1 y B1 son designados como el “bus
del sistema”. El bus del sistema define señales de
ocho de datos, seis líneas de la dirección, dos
luces estroboscópicas (WE y
figura 14. Módulo de placas (Como el USB o las
tarjetas Ethernet) utilizan el bus de modulo. Los
tiempos del bus de modulo son consistentes con los
tiempos del bus EPP.
Conector de 6 Pines
La Tarj eta P egas us ta mbi én c onti ene un pu er to de 6 pi nes para ac c es ori os (J 1) . Es te puer to proporci ona
V dd, G N D, y c uatro úni c as s eñal es de FP GA . V ari os mod ul os de pl ac as de 6 pi nes que s e puede a dj untar a este c onec tor están di s poni bl es en Di gil ent,
incl ui das l as j untas de l os altav oc es, tabl ero s de puente H, tabl eros de s ens or, etc
Bus de perifericos
Bus del sistema El "bus de sistema" es un protocolo utilizado por las tarjetas de expansión seguro que imita el bus simple de un microprocesador de 8 bits. Se incluye ocho líneas de datos, seis líneas de la dirección, una escritura a habilitar (EM) estroboscópico que puede ser utilizado por el periférico de cierra la escritura de datos, una salida a habilitar (OE) estroboscópico que puede ser utilizado por el periférico para que lea
Pin 3: 3.3V
Pin 4
Pin 1: GND
Pin 2: VU
Pin 39
Pin 40
Figure 7. Expansion Connector Pins
OE), una selección de chip, y un reloj. Los 18 pines más bajos del conector A2 son designados como "bus de periféricos", y los pines individuales no se le asignan definiciones. El 14 pines superiores de cada conector de expansión (pines 22 a 35) han sido designados como "buses módulo". La definición de los pines de bus de modulo son consistentes con la definición de los pines del puerto paralelo mejorado (EPP), y que incluyen ocho líneas de datos tres luces estroboscópicas (dirección de escritura, escritura de datos, y lectura / escritura), y tres líneas de estado (espera, restablecer, e inicializar). Figura 13 muestra el enrutamiento de señales del conector de expansión. Algunos tableros periféricos Digilent utilizar los pines del bus de sistema. La sincronización de los buses imitan un simple microprocesador bus de 8 bits, con los tiempos de las señales que se muestran en la
datos, un selector de chip, y un reloj para permitir la transferencia síncrona. La figura 14 muestra los tiempos la señal del bus utilizados por Digilent para crear controladores de bus en los dispositivos periféricos. Sin embargo, cualquier modelo de bus y el tiempo puede ser utilizado por la modificación de los circuitos en la FPGA y los dispositivos periféricos
Module Bus El protocolo de bus del módulo es utilizado por varios consejos de módulo (como los módulos de Ethernet y USB) para comunicarse con el Consejo de Pegaso. Las señales del módulo de bus y los horarios están tomados del protocolo EPP. Los tiempos y las señales se muestran aquí.
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* ASTB and DSTB determine whether an address or data write cycle occurs. Only one should be
asserted for each bus t rans a cti on .
Module Bus Timing Sy mb
ol Parameter Time
(typ) tstb Strobe t ime 10ns tw t Strobe to w ait t ime 10 ns twr Time to enable w rite 15 ns tsu Data setup t ime 5 ns th Data hold time 5 ns
System Bus Timing Sy mb
ol Parameter Time
(typ) ten Time to enable after CS asserted 10ns th Hold t ime 1ns
tdoe Time to disable after OE de- asserted
10ns
teoe Time to enable after OE asser ted 15ns tw Write strobe t ime 10ns ts u Data setup t ime 5ns tw d Write disable time 0ns
Ciclo de escritura
CS OE WE
DB0-DB7
Ten
Tdoe
T w
Tsu
T h
Te o e
Th
Ciclo de escritura*
ASTB
DSTB
WAIT
n WR
TSTB
TSTB
TWT TH
TWR TH
Ciclo de lectura
Ten T h
DATA
TS U TH
CS
OE
WE
DB0-DB7
Teoe
Twd
Tsu
Tdoe
Th
Th
Ciclo de lectura*
AS TB
D S TB
WAI T
TSTB
TSTB
TWT TH
Read data latch time TWR TH
n WR
Ts u T h
D A TA
Figura 14. Señales de bus periférico y tiempos
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Pegasus Expansion Connector Pinout
Connector B1
Pin Signal B1
39 TDO TDO
40 TDI TDI
37 TMS TMS
38 TCK TCK
35 MB1-INIT 90
36 GND GND
33 MB1-WAIT 95
34 M1-RST 94
31 MB1-DSTB 97
32 MB1-WRIT 96
29 MB1-DB7 99
30 MB1-ASTB 98
27 MB1-DB5 101
28 MB1-DB6 100
25 MB1-DB3 108
26 MB1-DB4 102
23 MB1-DB1 110
24 MB1-DB2 109
21 P-LSBCLK 112
22 MB1-DB0 111
19 P 1-D B 7 114
20 P-CSA 113
17 P-DB6 119
18 P-OE 115
15 P-DB5 121
16 P-WE 120
13 P-DB4 123
14 P-ADR5 122
11 P-DB3 126
12 P-ADR4 125
9 P-DB2 129
10 P-ADR3 127
7 P-DB1 133
8 P-ADR2 132
5 P-DB0 135
6 P-ADR1 134
3 VCCO VCCO
4 P-ADR0 136
1 GND GND
2 VU VU
Connector A1
Pin Signal A1
39 TDO TDO
40 TDI TDI
37 TMS TMS
38 TCK TCK
35 MA1-INIT 189
36 GND GND
33 MA1-WAIT 192
34 M1-RST 191
31 MA1-DSTB 194
32 MA1-WRIT 193
29 MA1-DB7 199
30 MA1-ASTB 195
27 MA1-DB5 201
28 MA1-DB6 200
25 MA1-DB3 203
26 MA1-DB4 202
23 MA1-DB1 205
24 MA1-DB2 204
21 LSBCLK 3
22 MA1-DB0 206
19 DB7 5
20 CSA 4
17 DB6 7
18 OE 6
15 DB5 9
16 WE 8
13 DB4 14
14 ADR5 10
11 DB3 16
12 ADR4 15
9 DB2 18
10 ADR3 17
7 DB1 21
8 ADR2 20
5 DB0 23
6 ADR1 22
3 VCCO VCCO
4 ADR0 24
1 GND GND
2 VU VU
Connector A2
Pin Signal A2
39 GCK0 GCK0
40 GND GND
37 n/c n/c
38 n/c n/c
35 MA2-INT 138
36 Not used n/c
33 MA2-WAIT 140
34 MA2-RST 139
31 MA2-DSTB 142
32 MA2-WRIT 141
29 MA2-DB7 147
30 MA2-ASTB 146
27 MA2-DB5 149
28 MA2-DB6 148
25 MA2-DB3 151
26 MA2-DB4 150
23 MA2-DB1 160
24 MA2-DB2 152
21 P-IO18 162
22 MA2-DB0 161
19 P-IO16 164
20 P-IO17 163
17 P-IO14 166
18 P-IO15 165
15 P-IO12 168
16 P-IO13 167
13 P-IO10 173
14 P-IO11 172
11 P-IO8 175
12 P-IO9 174
9 P-IO6 178
10 P-IO7 176
7 P-IO4 180
8 P-IO5 179
5 P-IO2 187
6 P-IO3 181
3 VCCO VCCO
4 P-IO1 188
1 GND GND
2 VU VU
Accessory Port Pinout
Pin Name FPGA Pin Pin Name FPGA Pin 1 AC0 P49 4 AC3 P47 2 AC1 P48 5 GND - 3 AC2 P81 6 Vdd -
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Pegasus FPGA Pin Assignments
Pin Function
1 GND 2 TMS 3 LLSBCLK 4 LCSA 5 LDB7 6 LOE 7 LDB6
8 LWE 9 LDB5 10 LADR5
11 GND 12 VCCO 13 VCCINIT 14 LDB4 15 LADR4 16 LDB3
17 LADR3 18 LDB2 19 GND
20 LADR2 21 LDB1 22 LADR1 23 LDB0 24 LADR0 25 GND
26 VCCO 27 VS 28 VCCINT
29 HS 30 BLUE 31 GRN 32 GND 33 RED 34 PS2C 35 PS2D 36 LD7 37 LD6
38 VCCINIT 39 VCCO 40 MC1-D B 4 41 LD5 42 LD4 43 LD3 44 LD2 45 LD1 46 LD0
47 AC3 48 AC1 49 AC0
50 MODE1 51 GND 52 MODE0
Pin Function
53 VCCO 54 MODE2 55 PB-IO14 56 PB-IO13 57 BTN2 58 BTN1 59 BTN0
60 AN0 61 CE 62 CD
63 DP 64 GND 65 VCCO 66 VCCINIT 67 CC 68 CG
69 AN1 70 CB 71 AN2
72 GND 73 CF 74 CA 75 AN3 76 VCCINIT 77 GCK1
78 VCCO 79 GND 80 GCK0
81 SW7/AC2 82 SW6 83 SW5 84 SW4 85 GND 86 SW3 87 SW2 88 SW1 89 SW0
90 LMB1-INT 91 VCCINIT 92 GND 93 GND 94 LMB1-RESET 95 LMB1-WAIT 96 LMB1-WRITE 97 LMB1-DSTB 98 LMB1-ASTB
99 LMB1-DB7 100 LMB1-DB6 101 LMB1-DB5
102 LMB1-DB4 103 GND 104 DONE
Pin Function
105 VCCO 106 PROGRAM 107 INIT/IO 108 LMB1-DB3 109 LMB1-DB2 110 LMB1-DB1 111 LMB1-DB0
112 LPB-LSBCLK 113 LPB-CSA 114 LPB-D B 7
115 LPB-OE 116 GND 117 VCCO 118 VCCINIT 119 LPB-D B 6 120 LPB-WE
121 LPB-D B 5 122 LPB-ADR5 123 LPB-D B 4
124 GND 125 LPB-ADR4 126 LPB-D B 3 127 LPB-ADR3 128 VCCINIT 129 LPB-D B 2
130 VCCO 131 GND 132 LPB-ADR2
133 LPB-D B 1 134 LPB-ADR1 135 LPB-D B 0 136 LPB-ADR0 137 GND 138 LMA2-INT 139 LMA2-RESET 140 LMA2-WAIT 141 LMA2-WRITE
142 LMA2-DSTB 143 VCCINIT 144 VCCO 145 GND 146 LMA2-ASTB 147 LMA2-DB7 148 LMA2-DB6 149 LMA2-DB5 150 LMA2-DB4
151 LMA2-DB3 152 LMA2-DB2 153 DIN/D0/IO
154 BTN3 155 CCLK 156 VCCO
Pin Function
157 TDO 158 GND 159 TDI 160 LMA2-DB1 161 LMA2-DB0 162 LPA-IO18 163 LPA-IO17
164 LPA-IO16 165 LPA-IO15 166 LPA-IO14
167 LPA-IO13 168 LPA-IO12 169 GND 170 VCCO 171 VCCINIT 172 LPA-IO11
173 LPA-IO10 174 LPA-IO9 175 LPA-IO8
176 LPA-IO7 177 GND 178 LPA-IO6 179 LPA-IO5 180 LPA-IO4 181 LPA-IO3
182 GCK2 183 GND 184 VCCO
185 GCK3 186 VCCINIT 187 LPA-IO2 188 LPA-IO1 189 LMA1-INT 190 GND 191 LMA1-RESET 192 LMA1-WAIT 193 LMA1-WRITE
194 LMA1-DSTB 195 LMA1-ASTB 196 VCCINIT 197 VCCO 198 GND 199 LMA1-DB7 200 LMA1-DB6 201 LMA1-DB5 202 LMA1-DB4
203 LMA1-DB3 204 LMA1-DB2 205 LMA1-DB1
206 LMA1-DB0 207 TCK 208 VCCO
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